公开(公告)号：US07856636B2

公开(公告)日：2010-12-21

申请号：US11125859

申请日：2005-05-10

申请人： Rohit Bhatia ,  Don C. Soltis, Jr.

发明人： Rohit Bhatia ,  Don C. Soltis, Jr.

IPC分类号： G06F9/46

CPC分类号： G06F9/526

摘要： Systems and methods of sharing processing resources in a multi-threading environment are disclosed. An exemplary method may include allocating a lock value for a resource lock, the lock value corresponding to a state of the resource lock. A first thread may yield at least a portion of the processing resources for another thread. The resource lock may be acquired for the first thread if the lock value indicates the resource lock is available.

摘要翻译： 公开了在多线程环境中共享处理资源的系统和方法。 示例性方法可以包括为资源锁定分配锁定值，所述锁定值对应于所述资源锁定的状态。 第一个线程可以产生另一个线程的处理资源的至少一部分。 如果锁定值指示资源锁可用，则可以为第一线程获取资源锁。

公开(公告)号：US07447941B2

公开(公告)日：2008-11-04

申请号：US11184318

申请日：2005-07-19

申请人： Samuel D. Naffziger ,  Don C. Soltis, Jr.

发明人： Samuel D. Naffziger ,  Don C. Soltis, Jr.

IPC分类号： G06F11/00

CPC分类号： G06F9/3861 ,  G06F9/3012 ,  G06F9/3826 ,  G06F9/3828 ,  G06F9/3885 ,  G06F9/3891

摘要： Systems and methods for error recovery in an integer execution unit of a multi-core processor are disclosed. In an exemplary embodiment a method may comprise checking parity for a transaction in an execution data path having parallel data registers. The method may also comprise copying one of the parallel data registers to a corrupt data register if parity fails.

摘要翻译： 公开了一种用于多核处理器的整数执行单元中的错误恢复的系统和方法。 在示例性实施例中，方法可以包括检查具有并行数据寄存器的执行数据路径中的事务的奇偶校验。 如果奇偶校验失败，该方法还可以包括将并行数据寄存器中的一个复制到损坏的数据寄存器。

公开(公告)号：US20190163229A1

公开(公告)日：2019-05-30

申请号：US15827604

申请日：2017-11-30

申请人： Bahaa Fahim ,  Vedaraman Geetha ,  Don C. Soltis, JR. ,  Samuel Strom ,  Jason Crop

发明人： Bahaa Fahim ,  Vedaraman Geetha ,  Don C. Soltis, JR. ,  Samuel Strom ,  Jason Crop

IPC分类号： G06F1/08 ,  G06F1/10

摘要： In an embodiment, a processor for clock signal modulation includes a clock source to generate a global clock signal, at least one processor component, a counter, and a circuit. The circuit is to: adjust the counter based on a level of activity of the at least one processor component; modulate, based on a value of the counter, the global clock signal to generate a modulated clock signal; and provide the modulated clock signal to the at least one processor component. Other embodiments are described and claimed.

公开(公告)号：US20100077145A1

公开(公告)日：2010-03-25

申请号：US12238341

申请日：2008-09-25

申请人： Sebastian C. Winkel ,  Kalyan Muthukumar ,  Don C. Soltis, JR.

发明人： Sebastian C. Winkel ,  Kalyan Muthukumar ,  Don C. Soltis, JR.

IPC分类号： G06F12/08 ,  G06F9/30

CPC分类号： G06F9/3842 ,  G06F9/30043 ,  G06F9/3861 ,  G06F12/0859

摘要： A method of parallel execution of a first and a second instruction in an in-order processor. Embodiments of the invention enable parallel execution of memory instructions that are stalled by cache memory misses. The in-order processor processes cache memory misses of instructions in parallel by overlapping the first cache memory miss with cache memory misses that occur after the first cache memory miss. Memory-level parallelism in the in-order processor can be increased when more parallel and outstanding cache memory misses are generated.

摘要翻译： 一种在顺序处理器中并行执行第一和第二指令的方法。 本发明的实施例使得能够并行执行由高速缓存存储器未命中停滞的存储器指令。 按顺序处理器通过将第一高速缓存存储器未命中与在第一高速缓冲存储器未命中之后发生的高速缓存存储器未命中重叠来并行处理高速缓存存储器未命中。 当产生更多并行和未完成的高速缓存存储器未命中时，可以增加按顺序处理器中的存储器级并行性。