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公开(公告)号：US08922571B2
公开(公告)日：2014-12-30
申请号：US13610620
申请日：2012-09-11
IPC分类号： G09G5/39
摘要： A system and method for efficiently scheduling memory access requests. A semiconductor chip includes a memory controller for controlling accesses to a shared memory and a display controller for processing frame data. In response to detecting an idle state for the system and the supported one or more displays, the display controller aggregates memory requests for a given display pipeline of one or more display pipelines prior to attempting to send any memory requests from the given display pipeline to the memory controller. Arbitration may be performed while the given display pipeline sends the aggregated memory requests. In response to not receiving memory access requests from the functional blocks or the display controller, the memory controller may transition to a low-power mode.
摘要翻译： 一种用于有效地调度存储器访问请求的系统和方法。 半导体芯片包括用于控制对共享存储器的访问的存储器控制器和用于处理帧数据的显示控制器。 响应于检测到系统和所支持的一个或多个显示器的空闲状态，显示控制器在尝试将来自给定显示管道的任何存储器请求发送到所述显示管道之前对一个或多个显示管道的给定显示管线集合存储器请求 内存控制器 可以在给定的显示管道发送聚合的存储器请求时执行仲裁。 响应于不接收来自功能块或显示控制器的存储器访问请求，存储器控制器可以转换到低功率模式。
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2.发明授权Method and apparatus for recording program execution in a microprocessor based integrated circuit 有权用于在基于微处理器的集成电路中记录程序执行的方法和装置公开(公告)号：US06634011B1
公开(公告)日：2003-10-14
申请号：US09788195
申请日：2001-02-15
IPC分类号： G06F1750
CPC分类号： G06F11/348
摘要： An integrated circuit (10) includes a central processing unit (12), an instruction cache (14), a data cache, (16), and a trace recorder. The central processing unit (12) interacts with the instruction cache (14) and the data cache (16) in order to execute instructions. Profile information passed between the central processing unit (12), the instruction cache (14), and the data cache (16) not normally available for external analysis may be captured by the trace recorder (20) in response to various execution points in a program being executed by the central processing unit (12). The profile information captured by the trace recorder (20) may subsequently be provided to external analysis equipment in order to analyze the operation of the central processing unit (12) for study of program execution.
摘要翻译： 集成电路（
10 ）包括中央处理单元（ 12 ），指令高速缓存（ 14 ），数据高速缓存（ 16 ）和跟踪记录器。 中央处理单元（ 12 ）与指令高速缓存（ 14 ）和数据高速缓存（ PDAT> 16 ）以执行指令。 在中央处理单元（ 12 ），指令高速缓存（ 14 ）和数据高速缓存（ 通常可用于外部分析的 16 ）可以由跟踪记录器（ 20 ）捕获，以响应各种执行点 在由中央处理单元（ 12 ）执行的程序中。 跟踪记录器（ 20 ）捕获的简档信息随后可以提供给外部分析设备，以便分析中央处理单元的操作（ 12 ）用于研究程序执行。 -
公开(公告)号：US20140071140A1
公开(公告)日：2014-03-13
申请号：US13610620
申请日：2012-09-11
摘要： A system and method for efficiently scheduling memory access requests. A semiconductor chip includes a memory controller for controlling accesses to a shared memory and a display controller for processing frame data. In response to detecting an idle state for the system and the supported one or more displays, the display controller aggregates memory requests for a given display pipeline of one or more display pipelines prior to attempting to send any memory requests from the given display pipeline to the memory controller. Arbitration may be performed while the given display pipeline sends the aggregated memory requests. In response to not receiving memory access requests from the functional blocks or the display controller, the memory controller may transition to a low-power mode.
摘要翻译： 一种用于有效地调度存储器访问请求的系统和方法。 半导体芯片包括用于控制对共享存储器的访问的存储器控制器和用于处理帧数据的显示控制器。 响应于检测到系统和所支持的一个或多个显示器的空闲状态，显示控制器在尝试将来自给定显示管道的任何存储器请求发送到所述显示管道之前对一个或多个显示管道的给定显示管线集合存储器请求 内存控制器 可以在给定的显示管道发送聚合的存储器请求时执行仲裁。 响应于不接收来自功能块或显示控制器的存储器访问请求，存储器控制器可以转换到低功率模式。
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4.发明授权Method and apparatus for recording trace data in a microprocessor based integrated circuit 有权在基于微处理器的集成电路中记录跟踪数据的方法和装置公开(公告)号：US07007205B1
公开(公告)日：2006-02-28
申请号：US09788174
申请日：2001-02-15
IPC分类号： G06F11/00
CPC分类号： G06F11/364
摘要： An integrated circuit (10) includes a central processing unit (12), an instruction cache (14), a data cache (16), and a trace recorder. The central processing unit (12) interacts with the instruction cache (14) and the data cache (16) in order to execute instructions. Information passed between the central processing unit (12), the instruction cache (14), and the data cache (16) not normally available for external analysis may be captured by the trace recorder (20) in response to various triggering events. The information captured by the trace recorder (20) may subsequently be provided to external test equipment in order to analyze the operation of the central processing unit (12) for failure correction.
摘要翻译： 集成电路（10）包括中央处理单元（12），指令高速缓存（14），数据高速缓存（16）和跟踪记录器。 中央处理单元（12）与指令高速缓存（14）和数据高速缓冲存储器（16）交互以执行指令。 在跟踪记录器（20）响应于各种触发事件可以捕获在中央处理单元（12），指令高速缓存（14）和通常不可用于外部分析的数据高速缓存（16）之间传递的信息。 跟踪记录器（20）捕获的信息可以随后被提供给外部测试设备，以分析用于故障校正的中央处理单元（12）的操作。
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公开(公告)号：US06738885B1
公开(公告)日：2004-05-18
申请号：US09788175
申请日：2001-02-15
IPC分类号： G06F1200
CPC分类号： G06F11/3636 , G06F11/3476 , G06F2201/86
摘要： An information capturing device (10) includes a controller (12) and a memory (14). The controller (12) partitions a memory space of the memory (14) into a plurality of memory blocks (20). The controller (12) controls the storage of received information into a first set (22) of the plurality of memory blocks (20). The controller (12) continues to store received information only in the first set (22) of the plurality of memory blocks (20) through reuse and recycle until a first triggering event occurs. In response to the first triggering event, the controller (12) halts the storage of received information in the first set (22) of the plurality of memory blocks (20) and begins storing received information in a second set (24) of the plurality of memory blocks (20). When the second set (24) of the plurality of memory blocks (24) has reached its storage capacity, the controller (12) begins storing received information in a third set (26) of the plurality of memory blocks (20). The controller (12) continues to store received information only in the third set (26) of the plurality of memory blocks (20) through reuse and recycle until a second triggering event occurs. Information pertaining to the first triggering event is maintained in the first set (22) and the second set (24) of the plurality of memory blocks (20).
摘要翻译： 信息捕获装置（10）包括控制器（12）和存储器（14）。 控制器（12）将存储器（14）的存储器空间分割成多个存储块（20）。 控制器（12）控制将接收的信息存储到多个存储器块（20）的第一组（22）中。 控制器（12）通过再利用和再循环继续将接收的信息仅存储在多个存储块（20）的第一组（22）中，直到发生第一触发事件。 响应于第一触发事件，控制器（12）停止在多个存储块（20）的第一组（22）中的接收信息的存储，并且开始将接收到的信息存储在多个存储块（20）的第二组（24）中 的存储器块（20）。 当多个存储块（24）中的第二组（24）达到其存储容量时，控制器（12）开始将接收的信息存储在多个存储块（20）的第三组（26）中。 控制器（12）通过再利用和再循环继续仅存储多个存储块（20）的第三组（26）中的接收信息，直到发生第二触发事件。 关于第一触发事件的信息被保持在多个存储块（20）的第一组（22）和第二组（24）中。
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