公开(公告)号：US08914550B2

公开(公告)日：2014-12-16

申请号：US13841916

申请日：2013-03-15

申请人： Tommi M. Jokinen ,  David B. Kramer ,  Kum Xu

发明人： Tommi M. Jokinen ,  David B. Kramer ,  Kum Xu

IPC分类号： G06F3/00 ,  G06F13/00 ,  G06F5/00 ,  G06F13/12

CPC分类号： G06F13/126

摘要： A data processing device includes a plurality of devices, a processor core, a memory, and a queue manager. The processor core stores one or more commands in a command queue of the memory to be executed by the plurality of devices to implement a data transfer path. The queue manager stores a frame queue for each of the plurality of devices. Each frame queue includes a first field having a pointer to an address of the command queue, and a second field to identify a next-in-sequence frame queue. A first device stores a data descriptor in the frame queue of the second device to initiate a data transfer from the first device to the second device. The data descriptor includes a field to indicate an offset value from the address of the command queue to a location of a command to be executed by the second device.

摘要翻译： 数据处理设备包括多个设备，处理器核心，存储器和队列管理器。 处理器核心将一个或多个命令存储在由多个设备执行的存储器的命令队列中以实现数据传输路径。 队列管理器存储多个设备中的每一个的帧队列。 每个帧队列包括具有指向命令队列的地址的指针的第一字段和用于标识下一个序列帧队列的第二字段。 第一设备将数据描述符存储在第二设备的帧队列中，以启动从第一设备到第二设备的数据传输。 数据描述符包括用于指示从命令队列的地址到由第二设备执行的命令的位置的偏移值的字段。

公开(公告)号：US20140219276A1

公开(公告)日：2014-08-07

申请号：US13760109

申请日：2013-02-06

申请人： Tommi M. Jokinen ,  David B. Kramer ,  Kun Xu

发明人： Tommi M. Jokinen ,  David B. Kramer ,  Kun Xu

IPC分类号： H04L12/56

CPC分类号： H04L47/62

摘要： A source processor can divide each packet of a data stream into multiple segments prior to communication of the packet, allowing a packet to be transmitted in smaller chunks. The source processor can process the segments for two or more packets for a given data stream concurrently, and provide appropriate context information in each segments header to facilitate in order transmission and reception of the packets represented by the individual segments. Similarly, a destination processor can receive the packet segments packets for an ordered data stream from a source processor, and can assign different contexts, based upon the context information in each segments header. When a last segment is received for a particular packet, the context for the particular packet is closed, and a descriptor for the packet is sent to a queue. The order in which the last segments of the packets are transmitted maintains order amongst the packets.

摘要翻译： 源处理器可以在分组通信之前将数据流的每个分组划分成多个分段，从而允许以更小的分组发送分组。 源处理器可以对于给定数据流并发地处理两个或更多个分组的分段，并且在每个分段报头中提供适当的上下文信息，以有助于顺序发送和接收由各个分段表示的分组。 类似地，目的地处理器可以从源处理器接收用于有序数据流的分组分段分组，并且可以基于每个分段报头中的上下文信息来分配不同的上下文。 当针对特定分组接收到最后一个分段时，特定分组的上下文被关闭，并且分组的描述符被发送到队列。 传送数据包的最后一个段的顺序维护数据包之间的顺序。

公开(公告)号：US20130282933A1

公开(公告)日：2013-10-24

申请号：US13454505

申请日：2012-04-24

申请人： Tommi M. Jokinen ,  David B. Kramer ,  Kun Xu

发明人： Tommi M. Jokinen ,  David B. Kramer ,  Kun Xu

IPC分类号： G06F13/28

CPC分类号： G06F13/28

摘要： A DMA controller allocates space at a buffer to different DMA engines based on the length of time data segments have been stored at a buffer. This allocation ensures that DMA engines associated with a destination that is experiencing higher congestion will be assigned less buffer space than a destination that is experiencing lower congestion. Further, the DMA controller is able to adapt to changing congestion conditions at the transfer destinations.

摘要翻译： DMA控制器根据数据段已经存储在缓冲区的时间长度，将缓冲区的空间分配给不同的DMA引擎。 该分配确保与经历较高拥塞的目的地相关联的DMA引擎将被分配比经历较低拥塞的目的地更少的缓冲区空间。 此外，DMA控制器能够适应转移目的地处的变化的拥塞状况。

公开(公告)号：US09437299B2

公开(公告)日：2016-09-06

申请号：US14230255

申请日：2014-03-31

申请人： Tommi M. Jokinen ,  John F. Pillar

发明人： Tommi M. Jokinen ,  John F. Pillar

IPC分类号： G06F9/50 ,  G11C15/00 ,  G11C7/10

CPC分类号： G11C15/00 ,  G06F9/5038 ,  G11C7/1006

摘要： A data processing system includes a content addressable memory (CAM). Each entry of the CAM corresponds to a task and is configured to store a current scope of each task. A random access memory (RAM) is configured to shadow information of the CAM. Transition position storage circuitry is configured to store transition age positions for tasks. Control circuitry is configured to, in response to a command to transition a selected task to a destination scope, access the RAM to determine the current scope for the selected task, use the current scope to perform a match determination with the CAM to determine if any entries corresponding to tasks other than the selected task match the current scope; and for any matching entries, updating a transition age position in the transition position storage circuitry for the corresponding task within the current scope.

摘要翻译： 数据处理系统包括内容寻址存储器（CAM）。 CAM的每个条目对应于任务，并且被配置为存储每个任务的当前范围。 随机存取存储器（RAM）被配置为阴影CAM的信息。 过渡位置存储电路被配置为存储任务的过渡年龄位置。 控制电路被配置为响应于将所选任务转换到目的地范围的命令，访问RAM以确定所选任务的当前范围，使用当前范围来执行与CAM的匹配确定以确定是否有 与所选任务以外的任务相对应的条目与当前范围相匹配; 并且对于任何匹配的条目，更新用于当前范围内的相应任务的转换位置存储电路中的转换年龄位置。

公开(公告)号：US09372724B2

公开(公告)日：2016-06-21

申请号：US14231789

申请日：2014-04-01

申请人： Zheng Xu ,  Tommi M. Jokinen ,  William C. Moyer

发明人： Zheng Xu ,  Tommi M. Jokinen ,  William C. Moyer

IPC分类号： G06F9/48

CPC分类号： G06F9/4843 ,  G06F9/461 ,  G06F9/48

摘要： A data processing system includes a processor core and a hardware module. The processor core performs tasks on data packets. The hardware module stores a first ordering scope identifier at a first storage location of the ordering scope manager. The first ordering scope identifier indicates a first ordering scope that a first task is operating in. The ordering scope manager increments the first ordering scope identifier to create a new ordering scope identifier. In response to determining that the processor core is authorized to transition the first task from the first ordering scope to a second ordering scope associated with the new ordering scope identifier, the ordering scope manager provides hint information to the processor core. The processor core transitions from the first ordering scope to the second ordering scope without completing a task switch in response to the hint information.

摘要翻译： 数据处理系统包括处理器核心和硬件模块。 处理器内核在数据包上执行任务。 硬件模块在订购范围管理器的第一存储位置处存储第一订购范围标识符。 第一个订购范围标识符指示第一个任务正在操作的第一个订购范围。订购范围管理器增加第一个订购范围标识符以创建新的订购范围标识符。 响应于确定处理器核被授权将第一任务从第一排序范围转换到与新排序范围标识符相关联的第二排序范围，订购范围管理器向处理器核提供提示信息。 处理器核心从第一订购范围转换到第二订购范围，而不响应于提示信息完成任务切换。

公开(公告)号：US09128925B2

公开(公告)日：2015-09-08

申请号：US13454505

申请日：2012-04-24

申请人： Tommi M. Jokinen ,  David B. Kramer ,  Kun Xu

发明人： Tommi M. Jokinen ,  David B. Kramer ,  Kun Xu

IPC分类号： G06F13/14 ,  G06F13/28

CPC分类号： G06F13/28

摘要： A DMA controller allocates space at a buffer to different DMA engines based on the length of time data segments have been stored at a buffer. This allocation ensures that DMA engines associated with a destination that is experiencing higher congestion will be assigned less buffer space than a destination that is experiencing lower congestion. Further, the DMA controller is able to adapt to changing congestion conditions at the transfer destinations.

摘要翻译： DMA控制器根据数据段已经存储在缓冲区的时间长度，将缓冲区的空间分配给不同的DMA引擎。 该分配确保与经历较高拥塞的目的地相关联的DMA引擎将被分配比经历较低拥塞的目的地更少的缓冲区空间。 此外，DMA控制器能够适应转移目的地处的变化的拥塞状况。

公开(公告)号：US09054998B2

公开(公告)日：2015-06-09

申请号：US13760109

申请日：2013-02-06

申请人： Tommi M. Jokinen ,  David B. Kramer ,  Kun Xu

发明人： Tommi M. Jokinen ,  David B. Kramer ,  Kun Xu

IPC分类号： H04L12/861 ,  H04L12/863

CPC分类号： H04L47/62

摘要： A source processor can divide each packet of a data stream into multiple segments prior to communication of the packet, allowing a packet to be transmitted in smaller chunks. The source processor can process the segments for two or more packets for a given data stream concurrently, and provide appropriate context information in each segments header to facilitate in order transmission and reception of the packets represented by the individual segments. Similarly, a destination processor can receive the packet segments packets for an ordered data stream from a source processor, and can assign different contexts, based upon the context information in each segments header. When a last segment is received for a particular packet, the context for the particular packet is closed, and a descriptor for the packet is sent to a queue. The order in which the last segments of the packets are transmitted maintains order amongst the packets.

摘要翻译： 源处理器可以在分组通信之前将数据流的每个分组划分成多个分段，从而允许以更小的分组发送分组。 源处理器可以对于给定数据流并发地处理两个或更多个分组的分段，并且在每个分段报头中提供适当的上下文信息，以有助于顺序发送和接收由各个分段表示的分组。 类似地，目的地处理器可以从源处理器接收用于有序数据流的分组分段分组，并且可以基于每个分段报头中的上下文信息来分配不同的上下文。 当针对特定分组接收到最后一个分段时，特定分组的上下文被关闭，并且分组的描述符被发送到队列。 传送数据包的最后一个段的顺序维护数据包之间的顺序。

公开(公告)号：US20140281043A1

公开(公告)日：2014-09-18

申请号：US13841916

申请日：2013-03-15

申请人： Tommi M. Jokinen ,  David B. Kramer ,  Kun Xu

发明人： Tommi M. Jokinen ,  David B. Kramer ,  Kun Xu

IPC分类号： G06F13/12

CPC分类号： G06F13/126

摘要： A data processing device includes a plurality of devices, a processor core, a memory, and a queue manager. The processor core stores one or more commands in a command queue of the memory to be executed by the plurality of devices to implement a data transfer path. The queue manager stores a frame queue for each of the plurality of devices. Each frame queue includes a first field having a pointer to an address of the command queue, and a second field to identify a next-in-sequence frame queue. A first device stores a data descriptor in the frame queue of the second device to initiate a data transfer from the first device to the second device. The data descriptor includes a field to indicate an offset value from the address of the command queue to a location of a command to be executed by the second device.

摘要翻译： 数据处理设备包括多个设备，处理器核心，存储器和队列管理器。 处理器核心将一个或多个命令存储在由多个设备执行的存储器的命令队列中以实现数据传输路径。 队列管理器存储多个设备中的每一个的帧队列。 每个帧队列包括具有指向命令队列的地址的指针的第一字段和用于标识下一个序列帧队列的第二字段。 第一设备将数据描述符存储在第二设备的帧队列中，以启动从第一设备到第二设备的数据传输。 数据描述符包括用于指示从命令队列的地址到由第二设备执行的命令的位置的偏移值的字段。

公开(公告)号：US08615614B2

公开(公告)日：2013-12-24

申请号：US13307271

申请日：2011-11-30

申请人： Kun Xu ,  Tommi M. Jokinen ,  David B. Kramer

发明人： Kun Xu ,  Tommi M. Jokinen ,  David B. Kramer

IPC分类号： G06F13/28 ,  G06F12/00

CPC分类号： G06F13/28

摘要： A method includes generating, by a first software process of the data processing system, a source partition descriptor for a DMA job which requires access to a first partition of a memory which is assigned to a second software process of the data processing system and not assigned to the first software process. The source partition descriptor comprises a partition identifier which identifies the first partition of the memory. The DMA unit receives the source partition descriptor and generates a destination partition descriptor for the DMA job. Generating the destination partition descriptor includes translating, by the DMA unit, the partition identifier to a buffer pool identifier which identifies a physical address within the first partition of the memory which is assigned to the second software process; and storing, by the DMA unit, the buffer pool identifier in the destination partition descriptor.

摘要翻译： 一种方法包括通过数据处理系统的第一软件过程生成用于DMA作业的源分区描述符，其需要访问分配给数据处理系统的第二软件处理并且未分配的存储器的第一分区 到第一个软件过程。 源分区描述符包括标识存储器的第一分区的分区标识符。 DMA单元接收源分区描述符，并为DMA作业生成目标分区描述符。 生成目的地分区描述符包括由DMA单元将分区标识符转换为标识分配给第二软件进程的存储器的第一分区内的物理地址的缓冲池标识符; 并且由DMA单元将缓冲池标识符存储在目的地分区描述符中。

公开(公告)号：US08447897B2

公开(公告)日：2013-05-21

申请号：US13168331

申请日：2011-06-24

申请人： Kun Xu ,  Tommi M. Jokinen ,  David B. Kramer

发明人： Kun Xu ,  Tommi M. Jokinen ,  David B. Kramer

IPC分类号： G06F3/00 ,  G06F5/00

CPC分类号： G06F13/28

摘要： A method for controlling bandwidth in a direct memory access (DMA) unit of a computer processing system, the method comprising: assigning a DMA job to a selected DMA engine; starting a source timer; and issuing a request to read a next section of data for the DMA job. If a sufficient amount of the data was not obtained, allowing the DMA engine to wait until the source timer reaches a specified value before continuing to read additional data for the DMA job.

摘要翻译： 一种用于控制计算机处理系统的直接存储器访问（DMA）单元中的带宽的方法，所述方法包括：将DMA作业分配给所选择的DMA引擎; 启动源计时器; 并发出读取DMA作业的下一个数据部分的请求。 如果未获得足够数量的数据，则允许DMA引擎等待，直到源定时器达到指定值，然后再继续读取DMA作业的其他数据。