公开(公告)号：US5067071A

公开(公告)日：1991-11-19

申请号：US706142

申请日：1985-02-27

申请人： David J. Schanin ,  Russel L. Moore ,  John R. Bartlett ,  Charles S. Namias ,  David W. Zopf ,  Brian D. Gill ,  Trevor A. Creary ,  Stephen S. Corbin ,  Mark J. Matale ,  David F. Ford ,  Steven J. Frank

发明人： David J. Schanin ,  Russel L. Moore ,  John R. Bartlett ,  Charles S. Namias ,  David W. Zopf ,  Brian D. Gill ,  Trevor A. Creary ,  Stephen S. Corbin ,  Mark J. Matale ,  David F. Ford ,  Steven J. Frank

IPC分类号： G06F15/16 ,  G06F11/10 ,  G06F11/20 ,  G06F11/22 ,  G06F11/267 ,  G06F13/00 ,  G06F13/16 ,  G06F13/36 ,  G06F13/362 ,  G06F13/40 ,  G06F13/42 ,  G06F15/167 ,  G06F15/177

CPC分类号： G06F15/167 ,  G06F11/22 ,  G06F13/1663 ,  G06F13/36 ,  G06F13/362 ,  G06F13/4036 ,  G06F13/4217 ,  G06F11/10 ,  G06F11/20 ,  G06F11/2236

摘要： Disclosed is a multiprocessor computer system including a plurality of processor modules with each of the processor modules including at least one processor and a cache memory which is shared by all of the processors of each processor module. The processor modules are connected to a system bus which comprises independent data, address, vectored interrupt, and control buses. A system memory which is shared by all the processor modules is also connected to the buses, and the cache memories in each processor module store those memory locations in the main memory most frequently accessed by the processors in its module. A system control module controls the operation and interaction of all of the modules and contains the bus arbiters for the vector, data and address buses. The system control module also controls the retrying of requests which are not completed and should any requester fail to obtain access to a bus, the system control module also unjams this deadlock. Each of these multiprocessor computer systems can be connected to another multiprocessor computer system through an interface which includes a cache for housing frequently accessed locations of the other multiprocessor system.

摘要翻译： 公开了一种包括多个处理器模块的多处理器计算机系统，每个处理器模块包括至少一个处理器和由每个处理器模块的所有处理器共享的高速缓冲存储器。 处理器模块连接到包括独立数据，地址，向量中断和控制总线的系统总线。 由所有处理器模块共享的系统存储器也连接到总线，并且每个处理器模块中的高速缓冲存储器存储由其模块中的处理器最频繁访问的主存储器中的那些存储器位置。 系统控制模块控制所有模块的操作和交互，并包含向量，数据和地址总线的总线仲裁器。 系统控制模块还控制未完成的请求的重试，如果任何请求者无法访问总线，则系统控制模块也会破坏此死锁。 这些多处理器计算机系统中的每一个可以通过包括用于容纳其他多处理器系统的频繁访问位置的高速缓存的接口连接到另一个多处理器计算机系统。