公开(公告)号：US20110304369A1

公开(公告)日：2011-12-15

申请号：US12814371

申请日：2010-06-11

申请人： Junqiang Hu ,  Tyrone Kwok ,  Ting Wang

发明人： Junqiang Hu ,  Tyrone Kwok ,  Ting Wang

IPC分类号： H03L7/00

CPC分类号： H03L7/0814

摘要： A source synchronous signal synchronization system includes a differential signal receiver; a tunable input delay element coupled to the receiver; an input serializer/deserializer (ISerDes) coupled to the tunable input delay; an alignment unit coupled to the ISerDes; and a delay control unit coupled to the tunable input delay, the ISerDes, and the alignment unit.

摘要翻译： 源同步信号同步系统包括差分信号接收机; 耦合到所述接收器的可调输入延迟元件; 耦合到可调输入延迟的输入串行器/解串器（ISerDes）; 耦合到ISerDes的对准单元; 以及与可调输入延迟耦合的延迟控制单元，ISerDes和对准单元。

公开(公告)号：US20110310998A1

公开(公告)日：2011-12-22

申请号：US12818158

申请日：2010-06-18

申请人： Junqiang Hu ,  Tyrone Kwok ,  Ting Wang

发明人： Junqiang Hu ,  Tyrone Kwok ,  Ting Wang

IPC分类号： H04L27/00 ,  H03L7/08

CPC分类号： H03L7/07 ,  H04L2027/0067

摘要： A parallel phase locked loop (PLL) system includes a first chain of a plurality of pre-locking PLLs that operates from a free-run state to a locked state; and a second chain of a plurality of PLLs to work from the locked-state to recover signal output.

摘要翻译： 并行锁相环（PLL）系统包括从自由运行状态到锁定状态操作的多个预锁定PLL的第一链; 以及多个PLL的第二链，其从锁定状态工作以恢复信号输出。

公开(公告)号：US08358726B2

公开(公告)日：2013-01-22

申请号：US12814371

申请日：2010-06-11

申请人： Junquiang Hu ,  Tyrone Kwok ,  Ting Wang

发明人： Junquiang Hu ,  Tyrone Kwok ,  Ting Wang

IPC分类号： H04L7/00

CPC分类号： H03L7/0814

摘要： A source synchronous signal synchronization system includes a differential signal receiver; a tunable input delay element coupled to the receiver; an input serializer/deserializer (ISerDes) coupled to the tunable input delay; an alignment unit coupled to the ISerDes; and a delay control unit coupled to the tunable input delay, the ISerDes, and the alignment unit.

摘要翻译： 源同步信号同步系统包括差分信号接收机; 耦合到所述接收器的可调输入延迟元件; 耦合到可调输入延迟的输入串行器/解串器（ISerDes）; 耦合到ISerDes的对准单元; 以及与可调输入延迟耦合的延迟控制单元，ISerDes和对准单元。

公开(公告)号：US08379788B2

公开(公告)日：2013-02-19

申请号：US12818158

申请日：2010-06-18

申请人： Junquiang Hu ,  Tyrone Kwok ,  Ting Wang

发明人： Junquiang Hu ,  Tyrone Kwok ,  Ting Wang

IPC分类号： H03D3/24

CPC分类号： H03L7/07 ,  H04L2027/0067

摘要： A parallel phase locked loop (PLL) system includes a first chain of a plurality of pre-locking PLLs that operates from a free-run state to a locked state; and a second chain of a plurality of PLLs to work from the locked-state to recover signal output.

摘要翻译： 并行锁相环（PLL）系统包括从自由运行状态到锁定状态操作的多个预锁定PLL的第一链; 以及多个PLL的第二链，其从锁定状态工作以恢复信号输出。