公开(公告)号：US5990717A

公开(公告)日：1999-11-23

申请号：US037198

申请日：1998-03-09

申请人： Hamid Partovi ,  Robert C. Burd ,  Udin Salim ,  Frederick Weber ,  Luigi Di Gregorio ,  Donald A. Draper

发明人： Hamid Partovi ,  Robert C. Burd ,  Udin Salim ,  Frederick Weber ,  Luigi Di Gregorio ,  Donald A. Draper

IPC分类号： H03K3/356

CPC分类号： H03K3/356121

摘要： A high-performance flip-flop circuit implementation. The flip-flop circuit comprises an "implicit" one-shot to generate a delayed clock output (407). The flip-flop comprises a delay block (405) coupled to a clock input (210). The flip-flop may be a D-type flip-flop. In a positive-edge-triggered embodiment of the flip-flop, a falling edge (540) of the delayed clock output (407) follows a rising edge (544) of a clock signal after a delay period (548). The flip-flop clocks in new data at a data input (205) in response to the clock input (210) during this delay period (548). Data is held in a storage block (450). The flip-flop has extremely good transient characteristics, especially set-up and clock-to-output times. The flip-flop consumes no static power.

摘要翻译： 高性能触发电路实现。 触发器电路包括“隐式”单触发以产生延迟的时钟输出（407）。 触发器包括耦合到时钟输入（210）的延迟块（405）。 触发器可以是D型触发器。 在触发器的正边沿触发实施例中，延迟时钟输出（407）的下降沿（540）在延迟时段（548）之后的时钟信号的上升沿（544）之后。 触发器响应于在该延迟时段（548）期间的时钟输入（210）在数据输入端（205）处的新数据中的时钟。 数据保存在存储块（450）中。 触发器具有非常好的瞬态特性，特别是设置和时钟到输出时间。 触发器不消耗静电。

公开(公告)号：US5764089A

公开(公告)日：1998-06-09

申请号：US706212

申请日：1996-08-30

申请人： Hamid Partovi ,  Robert C. Burd ,  Udin Salim ,  Frederick Weber ,  Luigi Di Gregorio ,  Donald A. Draper

发明人： Hamid Partovi ,  Robert C. Burd ,  Udin Salim ,  Frederick Weber ,  Luigi Di Gregorio ,  Donald A. Draper

IPC分类号： H03K3/037 ,  H03K3/356

CPC分类号： H03K3/356121 ,  H03K3/037

摘要： A high-performance dynamic flip-flop circuit implementation. The dynamic flip-flop circuit comprises an "implicit" one-shot to generate a delayed clock output (319). The flip-flop comprises a delay block (317) coupled to a clock input (305). The flip-flop may be a D-type flip-flop. In a positive-edge-triggered embodiment of the flip-flop, a falling edge (440) of the delayed clock output (319) follows a rising edge (444) of a clock signal after a delay period (448). The flip-flop clocks in new data at a data input (305) in response to the clock input (310) during this delay period (448). Data is held in a storage block (360). The flip-flop has extremely good transient characteristics, especially set-up and clock-to-output times. The flip-flop consumes no static power.

摘要翻译： 高性能动态触发电路实现。 动态触发器电路包括“隐式”单触发以产生延迟时钟输出（319）。 触发器包括耦合到时钟输入（305）的延迟块（317）。 触发器可以是D型触发器。 在触发器的正边沿触发实施例中，延迟时钟输出（319）的下降沿（440）在延迟时段（448）之后的时钟信号的上升沿（444）之后。 触发器响应于在该延迟时段（448）期间的时钟输入（310）在数据输入（305）处的新数据中进行时钟。 数据保存在存储块（360）中。 触发器具有非常好的瞬态特性，特别是设置和时钟到输出时间。 触发器不消耗静电。

公开(公告)号：US06087872A

公开(公告)日：2000-07-11

申请号：US28960

申请日：1998-02-23

申请人： Hamid Partovi ,  Robert C. Burd ,  Udin Salim ,  Frederick Weber ,  Luigi Di Gregorio ,  Donald A. Draper

发明人： Hamid Partovi ,  Robert C. Burd ,  Udin Salim ,  Frederick Weber ,  Luigi Di Gregorio ,  Donald A. Draper

IPC分类号： H03K3/12

CPC分类号： H03K3/12

摘要： A high-performance dynamic flip-flop circuit implementation. The dynamic flip-flop circuit comprises an "implicit" one-shot to generate a delayed clock output (319). The flip-flop comprises a delay block (317) coupled to a clock input (305). The flip-flop may be a D-type flip-flop. In a positive-edge-triggered embodiment of the flip-flop, a falling edge (440) of the delayed clock output (319) follows a rising edge (444) of a clock signal after a delay period (448). The flip-flop clocks in new data at a data input (305) in response to the clock input (310) during this delay period (448). Data is held in a storage block (360). The flip-flop has extremely good transient characteristics, especially set-up and clock-to-output times. The flip-flop consumes no static power.

摘要翻译： 高性能动态触发电路实现。 动态触发器电路包括“隐式”单触发以产生延迟时钟输出（319）。 触发器包括耦合到时钟输入（305）的延迟块（317）。 触发器可以是D型触发器。 在触发器的正边沿触发实施例中，延迟时钟输出（319）的下降沿（440）在延迟时段（448）之后的时钟信号的上升沿（444）之后。 触发器响应于在该延迟时段（448）期间的时钟输入（310）在数据输入（305）处的新数据中进行时钟。 数据保存在存储块（360）中。 触发器具有非常好的瞬态特性，特别是设置和时钟到输出时间。 触发器不消耗静电。

公开(公告)号：US5774005A

公开(公告)日：1998-06-30

申请号：US706340

申请日：1996-08-30

申请人： Hamid Partovi ,  Robert C. Burd ,  Udin Salim ,  Frederick Weber ,  Luigi DiGregorio ,  Donald A. Draper

发明人： Hamid Partovi ,  Robert C. Burd ,  Udin Salim ,  Frederick Weber ,  Luigi DiGregorio ,  Donald A. Draper

IPC分类号： H03K3/356

CPC分类号： H03K3/356121

摘要： A high-performance flip-flop circuit implementation. The flip-flop circuit comprises an "implicit" one-shot to generate a delayed clock output (407). The flip-flop comprises a delay block (405) coupled to a clock input (210). The flip-flop may be a D-type flip-flop. In a positive-edge-triggered embodiment of the flip-flop, a falling edge (540) of the delayed clock output (407) follows a rising edge (544) of a clock signal after a delay period (548). The flip-flop clocks in new data at a data input (205) in response to the clock input (210) during this delay period (548). Data is held in a storage block (450). The flip-flop has extremely good transient characteristics, especially setup and clock-to-output times. The flip-flop consumes no static power.

摘要翻译： 高性能触发电路实现。 触发器电路包括“隐式”单触发以产生延迟的时钟输出（407）。 触发器包括耦合到时钟输入（210）的延迟块（405）。 触发器可以是D型触发器。 在触发器的正边沿触发实施例中，延迟时钟输出（407）的下降沿（540）在延迟时段（548）之后的时钟信号的上升沿（544）之后。 触发器响应于在该延迟时段（548）期间的时钟输入（210）在数据输入端（205）处的新数据中的时钟。 数据保存在存储块（450）中。 触发器具有非常好的瞬态特性，特别是设置和时钟到输出时间。 触发器不消耗静电。