公开(公告)号：US07437695B1

公开(公告)日：2008-10-14

申请号：US11100290

申请日：2005-04-05

申请人： Abhishek Ranjan ,  David A. Knol ,  Salil R. Raje

发明人： Abhishek Ranjan ,  David A. Knol ,  Salil R. Raje

IPC分类号： G06F17/50

CPC分类号： G06F17/5072 ,  G06F17/5031 ,  G06F17/5054

摘要： A method of performing timing analysis on a circuit design for an integrated circuit (IC) can include selecting a physical portion of the IC that includes at least one instance of a logic hierarchy and generating a local timing constraint specific to the physical portion. The method also can include creating a software representation of the physical portion of the IC. The software representation can specify the local timing constraint and a shell netlist for the physical portion. The method further can include performing a timing analysis upon, at least part of, the circuit design using the software representation.

摘要翻译： 对集成电路（IC）的电路设计执行定时分析的方法可以包括选择包括逻辑层级的至少一个实例的IC的物理部分并且生成特定于物理部分的本地时序约束。 该方法还可以包括创建IC的物理部分的软件表示。 软件表示可以指定本地时序约束和物理部分的shell网表。 该方法还可以包括使用软件表示在电路设计的至少一部分上执行定时分析。

公开(公告)号：US07370302B1

公开(公告)日：2008-05-06

申请号：US11099887

申请日：2005-04-05

申请人： David A. Knol ,  Abhishek Ranjan ,  Salil R. Raje

发明人： David A. Knol ,  Abhishek Ranjan ,  Salil R. Raje

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： A method of partitioning a design across a plurality of integrated circuits can include creating a software construct for each one of the plurality of integrated circuits and assigning a plurality of instances to a selected software construct. Each of the plurality of instances can be from a different logic hierarchy. The method further can include automatically adding at least one input/output buffer and port to the selected software construct to accommodate the plurality of instances and creating nets connecting the plurality of instances and the at least one input/output buffer and port within the selected software construct.

摘要翻译： 跨多个集成电路划分设计的方法可以包括为多个集成电路中的每一个创建软件结构，并将多个实例分配给所选择的软件构造。 多个实例中的每一个可以来自不同的逻辑层级。 该方法还可以包括自动地将至少一个输入/输出缓冲器和端口添加到所选择的软件构造以容纳多个实例并且创建连接多个实例的网和所选择的软件中的至少一个输入/输出缓冲器和端口 构造。

公开(公告)号：US07873927B1

公开(公告)日：2011-01-18

申请号：US12062447

申请日：2008-04-03

申请人： David A. Knol ,  Abhishek Ranjan ,  Salil Ravindra Raje

发明人： David A. Knol ,  Abhishek Ranjan ,  Salil Ravindra Raje

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： A method of partitioning a design across a plurality of integrated circuits can include creating a software construct for each one of the plurality of integrated circuits and assigning a plurality of instances to a selected software construct. Each of the plurality of instances can be from a different logic hierarchy. The method further can include automatically adding at least one input/output buffer and port to the selected software construct to accommodate the plurality of instances and creating nets connecting the plurality of instances and the at least one input/output buffer and port within the selected software construct.

摘要翻译： 跨多个集成电路划分设计的方法可以包括为多个集成电路中的每一个创建软件结构，并将多个实例分配给所选择的软件构造。 多个实例中的每一个可以来自不同的逻辑层级。 该方法还可以包括自动地将至少一个输入/输出缓冲器和端口添加到所选择的软件构造以容纳多个实例并且创建连接多个实例的网和所选择的软件中的至少一个输入/输出缓冲器和端口 构造。

公开(公告)号：US07073149B2

公开(公告)日：2006-07-04

申请号：US10792164

申请日：2004-03-03

申请人： David A. Knol ,  Salil Ravindra Raje

发明人： David A. Knol ,  Salil Ravindra Raje

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： A floor planner tool for integrated circuit design which provides tools and displays for a designer to create a floor plan to define desired placement of circuits defined in a logical netlist by creating a physical hierarchy comprised of nested physical blocks (pblocks). Each pblock is a data structure which contains data which defines which circuits from the logical netlist are assigned to it. Each pblock stands alone and can be input to a place and route tool without the rest of the physical hierarchy. Each pblock data structure contains pointers to the circuits on the netlist assigned to that pblock, identifies other pblocks nested within it and contains a list of pins for the instances within the pblock. Net data structures in the physical hierarchy define which nets are connected to which pins.

摘要翻译： 用于集成电路设计的地板计划工具，其为设计者提供工具和显示器，以通过创建由嵌套物理块（pblock）组成的物理层级来创建平面图，以定义逻辑网表中定义的电路的所需位置。 每个pblock是一个数据结构，其中包含数据，该数据定义从逻辑网表分配哪些电路。 每个pblock都是独立的，可以输入到一个地方，而不需要物理层次结构的其余部分。 每个pblock数据结构包含指向该pblock的网表上的电路的指针，标识嵌套在其中的其他pblock，并且包含pblock内的实例的引脚列表。 物理层次中的网络数据结构定义了哪些网络连接到哪些引脚。

公开(公告)号：US07418686B1

公开(公告)日：2008-08-26

申请号：US11152502

申请日：2005-06-14

申请人： David A. Knol ,  Salil Ravindra Raje

发明人： David A. Knol ,  Salil Ravindra Raje

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： A floor planner tool for integrated circuit design which provides tools and displays for a designer to create a floor plan to define desired placement of circuits defined in a logical netlist by creating a physical hierarchy comprised of nested pblocks. Each pblock is a data structure which contains data which defines which circuits from the logical netlist are assigned to it. Each pblock stands alone and can be input to a place and route tool without the rest of the physical hierarchy. Each pblock data structure contains pointers to the circuits on the netlist assigned to that plbock, identifies other pblocks nested within it and contains a list of pins for the instances within the pblock. Net data structures in the physical hierarchy define which nets are connected to which pins.

摘要翻译： 一种用于集成电路设计的地板计划工具，其为设计者提供工具和显示器，以通过创建由嵌套的pblock组成的物理层次来创建平面图，以定义在逻辑网表中定义的电路的期望位置。 每个pblock是一个数据结构，其中包含数据，该数据定义从逻辑网表分配哪些电路。 每个pblock都是独立的，可以输入到一个地方，而不需要物理层次结构的其余部分。 每个pblock数据结构包含指向该plbock的网表上的电路的指针，标识嵌套在其中的其他pblock，并包含pblock中的实例的引脚列表。 物理层次中的网络数据结构定义了哪些网络连接到哪些引脚。

公开(公告)号：US07146595B2

公开(公告)日：2006-12-05

申请号：US10800042

申请日：2004-03-12

申请人： David A. Knol ,  Salil Ravindra Raje

发明人： David A. Knol ,  Salil Ravindra Raje

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： A floor planner tool for integrated circuit design which provides tools and displays for a designer to create a floor plan to define desired placement of circuits defined in a logical netlist by creating a physical hierarchy comprised of nested pblocks. Each pblock is a data structure which contains data which defines which circuits from the logical netlist are assigned to it. Each pblock stands alone and can be input to a place and route tool without the rest of the physical hierarchy. Each pblock data structure contains pointers to the circuits on the netlist assigned to that plbock, identifies other pblocks nested within it and contains at least a list of boundary pins for that pblock. Net data structures in the physical hierarchy define which nets are connected to which pins. PCellview data structures define the internal structure of each pblock.

摘要翻译： 一种用于集成电路设计的地板计划工具，其为设计者提供工具和显示器，以通过创建由嵌套的pblock组成的物理层次来创建平面图，以定义在逻辑网表中定义的电路的期望位置。 每个pblock是一个数据结构，其中包含数据，该数据定义从逻辑网表分配哪些电路。 每个pblock都是独立的，可以输入到一个地方，而不需要物理层次结构的其余部分。 每个pblock数据结构包含指向该plbock的网表上的电路的指针，标识其中嵌套的其他pblock，并且至少包含该pblock的边界引脚列表。 物理层次中的网络数据结构定义了哪些网络连接到哪些引脚。 PCellview数据结构定义每个pblock的内部结构。

公开(公告)号：US07117473B1

公开(公告)日：2006-10-03

申请号：US10892612

申请日：2004-07-16

申请人： David A. Knol ,  Salil Ravindra Raje

发明人： David A. Knol ,  Salil Ravindra Raje

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： A floor planner tool for integrated circuit design which provides tools and displays for a designer to create a floor plan to define desired placement of circuits defined in a logical netlist by creating a physical hierarchy comprised of nested pblocks. Each pblock is a data structure which contains data which defines which circuits from the logical netlist are assigned to it. Each pblock stands alone and can be input to a place and route tool without the rest of the physical hierarchy. Each pblock data structure contains pointers to the circuits on the netlist assigned to that plbock, identifies other pblocks nested within it and contains at least a list of boundary pins for that pblock.

摘要翻译： 一种用于集成电路设计的地板计划工具，其为设计者提供工具和显示器，以通过创建由嵌套的pblock组成的物理层次来创建平面图，以定义在逻辑网表中定义的电路的期望位置。 每个pblock是一个数据结构，其中包含数据，该数据定义从逻辑网表分配哪些电路。 每个pblock都是独立的，可以输入到一个地方，而不需要物理层次结构的其余部分。 每个pblock数据结构包含指向该plbock的网表上的电路的指针，标识其中嵌套的其他pblock，并且至少包含该pblock的边界引脚列表。

公开(公告)号：US08549454B1

公开(公告)日：2013-10-01

申请号：US13554418

申请日：2012-07-20

申请人： Raymond Kong ,  David A. Knol ,  Frederic Revenu ,  Dinesh K. Monga

发明人： Raymond Kong ,  David A. Knol ,  Frederic Revenu ,  Dinesh K. Monga

IPC分类号： G06F17/50

CPC分类号： G06F17/5045 ,  G06F2217/06

摘要： In one embodiment, a method for propagating design constraints between a module and a module instance in a circuit design is provided. A port of the module and a port/pin of the circuit design are determined, between which constraints are to be propagated. The determination of the port/pin includes determining whether or not pin of the module instance corresponding to the port is directly connected to a top-level port of the circuit design. In response to determining that the pin is directly connected to a top-level port, the top-level port is selected as the port/pin. In response to determining that the pin is not directly connected to the top-level port, the pin is selected as the port/pin. Design constraints are propagated between the port and the selected port/pin. The propagated design constraints are stored in a storage device.

摘要翻译： 在一个实施例中，提供了一种用于在电路设计中在模块和模块实例之间传播设计约束的方法。 确定模块的端口和电路设计的端口/引脚，在这些约束之间进行传播。 端口/引脚的确定包括确定对应于端口的模块实例的引脚是否直接连接到电路设计的顶级端口。 响应于确定引脚直接连接到顶级端口，顶级端口被选择为端口/引脚。 响应于确定引脚不直接连接到顶级端口，该引脚被选择为端口/引脚。 设计约束在端口和选定端口/引脚之间传播。 传播的设计约束存储在存储设备中。

公开(公告)号：US07519938B1

公开(公告)日：2009-04-14

申请号：US11543388

申请日：2006-10-05

申请人： Robert E. Shortt ,  David A. Knol ,  Salil Ravindra Raje

发明人： Robert E. Shortt ,  David A. Knol ,  Salil Ravindra Raje

IPC分类号： G06F17/50

CPC分类号： G06F17/5045

摘要： A method is provided for generating an implementation of an electronic design. Information describing a set of strategies is specified. Each strategy of the set includes one or more options for directing the generation of an implementation of the electronic design, with each option being a set of one or more input parameter values to an implementation tool. The set of strategies is displayed and a subset of the set of strategies is selected in response to user input. For each strategy of the subset, a respective implementation of the electronic design is generated from a specification of the electronic design in a hardware description language. The option or options of each strategy are input to one or more implementation tools to direct the generation of the respective implementation for the strategy. For each strategy of the subset, quality metrics are displayed for the respective implementation of the electronic design.

摘要翻译： 提供了一种用于产生电子设计的实现的方法。 指定描述一组策略的信息。 该集合的每个策略包括用于指导电子设计的实现的生成的一个或多个选项，其中每个选项是对实现工具的一个或多个输入参数值的集合。 显示该组策略，并且响应于用户输入选择策略集的一部分。 对于子集的每个策略，电子设计的相应实现是从硬件描述语言中的电子设计的规范生成的。 每个策略的选项或选项被输入到一个或多个实现工具中，以指导针对该策略的相应实现的生成。 对于子集的每个策略，显示电子设计的相应实现的质量度量。

公开(公告)号：US07120892B1

公开(公告)日：2006-10-10

申请号：US10892613

申请日：2004-07-16

申请人： David A. Knol ,  Salil Ravindra Raje

发明人： David A. Knol ,  Salil Ravindra Raje

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： A floor planner tool for integrated circuit design which provides tools and displays for a designer to create a floor plan to define desired placement of circuits defined in a logical netlist by creating a physical hierarchy comprised of nested pblocks. Each pblock is a data structure which contains data which defines which circuits from the logical netlist are assigned to it. Each pblock stands alone and can be input to a place and route tool without the rest of the physical hierarchy. Each pblock data structure contains pointers to the circuits on the netlist assigned to that plbock, identifies other pblocks nested within it and contains at least a list of boundary pins for that pblock.

摘要翻译： 一种用于集成电路设计的地板计划工具，其为设计者提供工具和显示器，以通过创建由嵌套的pblock组成的物理层次来创建平面图，以定义在逻辑网表中定义的电路的期望位置。 每个pblock是一个数据结构，其中包含数据，该数据定义从逻辑网表分配哪些电路。 每个pblock都是独立的，可以输入到一个地方，而不需要物理层次结构的其余部分。 每个pblock数据结构包含指向该plbock的网表上的电路的指针，标识其中嵌套的其他pblock，并且至少包含该pblock的边界引脚列表。