公开(公告)号：US06567970B1

公开(公告)日：2003-05-20

申请号：US09751234

申请日：2000-12-27

申请人： Anup Nayak ,  Navaz Lulla ,  Ramin Ighani ,  Rajiv Nema

发明人： Anup Nayak ,  Navaz Lulla ,  Ramin Ighani ,  Rajiv Nema

IPC分类号： G06F1750

CPC分类号： G06F17/5054

摘要： An apparatus comprising one or more configuration blocks. The configuration blocks (i) may comprise a number of configuration elements and (ii) may be configured to initiate reading or writing of the configuration elements in response to a control input.

摘要翻译： 一种包括一个或多个配置块的设备。 配置块（i）可以包括多个配置元素，并且（ii）可以被配置为响应于控制输入而启动对配置元素的读取或写入。

公开(公告)号：US06351146B1

公开(公告)日：2002-02-26

申请号：US09541320

申请日：2000-04-01

申请人： Ramin Ighani ,  Anup Nayak

发明人： Ramin Ighani ,  Anup Nayak

IPC分类号： H03K1900

CPC分类号： H03K19/09429 ,  H03K19/01721

摘要： An apparatus comprising a first circuit and a second circuit. The first circuit may be configured to drive a first bus in response to a first control signal. The second circuit may be configured to control a voltage of the first bus in response to the first control signal.

摘要翻译： 一种包括第一电路和第二电路的装置。 第一电路可以被配置为响应于第一控制信号来驱动第一总线。 第二电路可以被配置为响应于第一控制信号来控制第一总线的电压。

公开(公告)号：US06351139B1

公开(公告)日：2002-02-26

申请号：US09541322

申请日：2000-04-01

申请人： Ramin Ighani ,  Anup Nayak

发明人： Ramin Ighani ,  Anup Nayak

IPC分类号： G06F738

CPC分类号： G11C7/1006 ,  G11C7/1036

摘要： An apparatus comprising a first circuit and a second circuit. The first circuit may be configured to (i) generate one or more first parallel data signals in response to a first serial data stream and a first control signal and (ii) generate a second serial data stream in response to one or more second parallel data signals and a second control signal. The second circuit may be configured to write the one or more first parallel data signals to and read the one or more second parallel data signals from an array of storage elements in response to one or more control signals.

摘要翻译： 一种包括第一电路和第二电路的装置。 第一电路可以被配置为（i）响应于第一串行数据流和第一控制信号而产生一个或多个第一并行数据信号，并且（ii）响应于一个或多个第二并行数据产生第二串行数据流 信号和第二控制信号。 第二电路可以被配置为响应于一个或多个控制信号将一个或多个第一并行数据信号写入存储元件阵列并从其中读出一个或多个第二并行数据信号。

公开(公告)号：US06687864B1

公开(公告)日：2004-02-03

申请号：US09589840

申请日：2000-06-08

申请人： Anup Nayak ,  Ramin Ighani ,  Sanjeev Kumar Maheshwari

发明人： Anup Nayak ,  Ramin Ighani ,  Sanjeev Kumar Maheshwari

IPC分类号： G01R2128

CPC分类号： G01R31/318541

摘要： A programmable logic device comprising a macro-cell flip-flop configured to store (i) a first input when the programmable logic device is in a normal mode and (ii) a second input when the programmable logic device is in a test mode.

摘要翻译： 一种可编程逻辑器件，包括宏单元触发器，其被配置为当所述可编程逻辑器件处于正常模式时存储（i）第一输入;以及（ii）当所述可编程逻辑器件处于测试模式时的第二输入。

公开(公告)号：US06369609B1

公开(公告)日：2002-04-09

申请号：US09567455

申请日：2000-05-08

申请人： Ramin Ighani ,  Anup Nayak

发明人： Ramin Ighani ,  Anup Nayak

IPC分类号： H03K19173

CPC分类号： H03K19/1737

摘要： A programmable logic device comprising one or more first stages and one or more second stages. The one or more first stages may comprise one or more gates of a first type each having a first number of inputs. The one or more second stages may comprise one or more gates of a second type each having a second number of inputs, wherein said first and second stages are interlaced.

摘要翻译： 一种包括一个或多个第一级和一个或多个第二级的可编程逻辑器件。 一个或多个第一级可以包括一个或多个第一类型的门，每个具有第一数量的输入。 所述一个或多个第二级可以包括具有第二数量的输入的第二类型的一个或多个门，其中所述第一和第二级是隔行扫描的。

公开(公告)号：US06990618B1

公开(公告)日：2006-01-24

申请号：US10309664

申请日：2002-12-03

申请人： Navaz M. Lulla ,  Ramin Ighani ,  Roger J. Bettman

发明人： Navaz M. Lulla ,  Ramin Ighani ,  Roger J. Bettman

IPC分类号： G01R31/28

CPC分类号： G01R31/318541

摘要： An integrated circuit including a first cell configured to perform boundary scan testing, and an I/O node coupled to the first cell, wherein the I/O node is configured to carry a first differential signal. A level translator may be coupled between the I/O node and the first cell, wherein the level translator is configured to translate the first differential signal into a single ended signal. A level translator may be coupled between the I/O node and the first cell, wherein the level translator is configured to translate a single ended signal into the first differential signal. Core logic may be coupled to the first cell, wherein the core logic is configured to process a second differential signal, and a level translator may be coupled between the core logic and the first cell, wherein the level translator is configured to translate the second differential signal into a single ended signal.

摘要翻译： 包括被配置为执行边界扫描测试的第一单元和耦合到第一单元的I / O节点的集成电路，其中所述I / O节点被配置为承载第一差分信号。 电平转换器可以耦合在I / O节点和第一小区之间，其中电平转换器被配置为将第一差分信号转换为单端信号。 电平转换器可以耦合在I / O节点和第一小区之间，其中电平转换器被配置为将单端信号转换为第一差分信号。 核心逻辑可以耦合到第一小区，其中核心逻辑被配置为处理第二差分信号，并且电平转换器可以耦合在核心逻辑和第一小区之间，其中电平转换器被配置为将第二差分 信号转换为单端信号。