利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

18 条记录 (耗时 0.025 秒)

    State machine control for a pipelined L2 cache to implement memory transfers for a video processor
    6.
    发明授权
    State machine control for a pipelined L2 cache to implement memory transfers for a video processor 有权
    用于流水线L2缓存的状态机控制，以实现视频处理器的存储器传输

    公开(公告)号：US08493397B1

    公开(公告)日：2013-07-23

    申请号：US11267119

    申请日：2005-11-04

    申请人： Zhiqiang Jonathan Su ,  Ashish Karandikar

    发明人： Zhiqiang Jonathan Su ,  Ashish Karandikar

    IPC分类号： G09G5/36 ,  G06T1/60 ,  G06F13/00

    CPC分类号： G06T1/60 ,  G06F3/14 ,  G06F9/3851 ,  G06F9/3887 ,  G06F12/0877 ,  G06T1/20 ,  G09G5/37 ,  H04N19/42 ,  H04N19/423 ,  H04N19/436 ,  H04N19/44 ,  H04N19/61 ,  H04N19/82 ,  H04N19/85 ,  H04N19/86

    摘要： A method for using a state machine to control a pipelined L2 cache to implement memory transfers for a video processor. The method includes accessing a queue of read requests from a video processor, and tracking each of a plurality of cache lines stored within the cache using a least recently used variable. For each a cache line hit out of the plurality of cache lines and corresponding to one of the read requests, the least recently used variable is adjusted for a remainder of the plurality of cache lines. A replacement cache line is determined by examining the least recently used variables for each of the plurality of cache lines. For each cache line miss, a cache line slot corresponding to the replacement cache line is allocated to store a new cache line responsive to the cache line miss.

    摘要翻译： 一种使用状态机来控制流水线L2高速缓存以实现视频处理器的存储器传输的方法。 该方法包括访问来自视频处理器的读取请求的队列，并且使用最近最少使用的变量来跟踪存储在高速缓存内的多个高速缓存行中的每一条。 对于每个从多个高速缓存线中打出并对应于读取请求之一的高速缓存行，对于多条高速缓存行的其余部分调整最近最少使用的变量。 通过检查多个高速缓存行中的每一个的最近最少使用的变量来确定替换高速缓存行。 对于每个高速缓存行缺失，分配与替换高速缓存行相对应的高速缓存行时隙，以响应于高速缓存行缺失来存储新的高速缓存行。

    Latency tolerant system for executing video processing operations
    8.
    发明申请
    Latency tolerant system for executing video processing operations 有权
    用于执行视频处理操作的延迟容忍系统

    公开(公告)号：US20060103659A1

    公开(公告)日：2006-05-18

    申请号：US11267875

    申请日：2005-11-04

    申请人： Ashish Karandikar ,  Shirish Gadre ,  Stephen Lew

    发明人： Ashish Karandikar ,  Shirish Gadre ,  Stephen Lew

    IPC分类号： G09G5/39 ,  G09G5/36

    CPC分类号： G06T1/60 ,  G06F3/14 ,  G06F9/3851 ,  G06F9/3887 ,  G06F12/0877 ,  G06T1/20 ,  G09G5/37 ,  H04N19/42 ,  H04N19/423 ,  H04N19/436 ,  H04N19/44 ,  H04N19/61 ,  H04N19/82 ,  H04N19/85 ,  H04N19/86

    摘要： A latency tolerant system for executing video processing operations. The system includes a host interface for implementing communication between the video processor and a host CPU, a scalar execution unit coupled to the host interface and configured to execute scalar video processing operations, and a vector execution unit coupled to the host interface and configured to execute vector video processing operations. A command FIFO is included for enabling the vector execution unit to operate on a demand driven basis by accessing the memory command FIFO. A memory interface is included for implementing communication between the video processor and a frame buffer memory. A DMA engine is built into the memory interface for implementing DMA transfers between a plurality of different memory locations and for loading the command FIFO with data and instructions for the vector execution unit.

    摘要翻译： 用于执行视频处理操作的等待时间容限系统。 该系统包括用于实现视频处理器和主机CPU之间的通信的主机接口，耦合到主机接口并被配置为执行标量视频处理操作的标量执行单元，以及耦合到主机接口并被配置为执行 矢量视频处理操作。 包括指令FIFO，用于通过访问存储器命令FIFO使得矢量执行单元能够在需求驱动的基础上操作。 包括用于实现视频处理器和帧缓冲存储器之间的通信的存储器接口。 DMA引擎内置在存储器接口中，用于在多个不同存储器位置之间实现DMA传输，并且用于向命令FIFO加载用于向量执行单元的数据和指令。