公开(公告)号：US20050160326A1

公开(公告)日：2005-07-21

申请号：US10750562

申请日：2003-12-31

申请人： Bryan Boatright ,  Ben Eapen ,  C. Shirley ,  Carl Scafidi

发明人： Bryan Boatright ,  Ben Eapen ,  C. Shirley ,  Carl Scafidi

IPC分类号： G06F11/07 ,  G06F11/00

CPC分类号： G06F12/126 ,  G06F11/073 ,  G06F11/0751 ,  G06F11/0793 ,  G06F11/1048 ,  G06F2212/1032

摘要： In accordance with various embodiments of the present invention, a cache-equipped semi-conductor device is provided with enhanced error detection logic to detect a first location-independent error within an area of the cache memory and prevent further use of the area if the error is determined to be the second consecutive error associated with a common area.

摘要翻译： 根据本发明的各种实施例，具有高速缓存的半导体器件被提供有增强的错误检测逻辑，以检测高速缓存存储器的区域内的第一位置无关错误，并防止如果错误进一步使用该区域 被确定为与公共区域相关联的第二连续错误。

公开(公告)号：US20070106827A1

公开(公告)日：2007-05-10

申请号：US11270750

申请日：2005-11-08

申请人： Bryan Boatright ,  James Cleary

发明人： Bryan Boatright ,  James Cleary

IPC分类号： G06F13/24

CPC分类号： G06F13/26 ,  Y02D10/14

摘要： A centralized interrupt controller with a single copy of APIC logic provides APIC interrupt delivery services for all processing units of a multi-sequencer chip or system. An interrupt sequencer block of the centralized interrupt controller schedules the interrupt services according to a fairness scheme. At least one embodiment of the centralized interrupt controller also includes firewall logic to filter out transmission of selected interrupt messages. Other embodiments are also described and claimed.

摘要翻译： 具有单个APIC逻辑副本的集中式中断控制器为多序列器芯片或系统的所有处理单元提供APIC中断传送服务。 集中式中断控制器的中断定序器块根据公平性方案对中断服务进行调度。 集中式中断控制器的至少一个实施例还包括用于过滤所选中断消息的传输的防火墙逻辑。 还描述和要求保护其他实施例。