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    SYMBOLIC PREDICTIVE ANALYSIS FOR CONCURRENT PROGRAMS
    1.
    发明申请
    SYMBOLIC PREDICTIVE ANALYSIS FOR CONCURRENT PROGRAMS 审中-公开
    同步程序的符号预测分析

    公开(公告)号：US20100281469A1

    公开(公告)日：2010-11-04

    申请号：US12726764

    申请日：2010-03-18

    申请人： Chao Wang ,  Malay Ganai ,  Aarti Gupta

    发明人： Chao Wang ,  Malay Ganai ,  Aarti Gupta

    IPC分类号： G06F9/44

    CPC分类号： G06F11/3612 ,  G06F8/45 ,  G06F11/3636

    摘要： A symbolic predictive analysis method for finding assertion violations and atomicity violations in concurrent programs is shown that derives a concurrent trace program (CTP) for a program under a given test. A logic formula is then generated based on a concurrent static single assignment (CSSA) representation of the CTP, including at least one assertion property or atomicity violation. The satisfiability of the formula is then determined, such that the outcome of the determination indicates an assertion/atomicity violation.

    摘要翻译： 显示了一种用于在并发程序中发现断言违规和原子性违规的符号预测分析方法，该方法为给定测试下的程序导出并发跟踪程序（CTP）。 然后，基于CTP的并发静态单赋值（CSSA）表示形式生成逻辑公式，包括至少一个断言属性或原子性冲突。 然后确定公式的可满足性，使得确定的结果表示断言/原子性违规。

    Efficient modeling of embedded memories in bounded memory checking
    3.
    发明授权
    Efficient modeling of embedded memories in bounded memory checking 有权
    嵌入式存储器在有界内存检查中的高效建模

    公开(公告)号：US07386818B2

    公开(公告)日：2008-06-10

    申请号：US11037920

    申请日：2005-01-18

    申请人： Malay Ganai ,  Aarti Gupta ,  Pranav Ashar

    发明人： Malay Ganai ,  Aarti Gupta ,  Pranav Ashar

    IPC分类号： G06F17/50

    CPC分类号： G11C29/54 ,  G06F17/504 ,  G11C2029/0401

    摘要： A computer-implemented method for augmenting SAT-based BMC to handle embedded memory designs without explicitly modeling memory bits. As is known, verifying designs having large embedded memories is typically handled by abstracting out (over-approximating) the memories. Such abstraction is not useful for finding real bugs. SAT-based BMC, as of now, is incapable of handling designs with explicit memory modeling due to enormously increased search space complexity. Advantageously, our method does not require analyzing the designs and also guarantees not to generate false negatives.

    摘要翻译： 一种用于增加基于SAT的BMC来处理嵌入式存储器设计而不明确建模存储器位的计算机实现的方法。 众所周知，验证具有大嵌入存储器的设计通常通过抽象出（过近似）存储器来处理。 这样的抽象对于找到真实的错误是没有用的。 目前，基于SAT的BMC由于搜索空间复杂度的大幅增加，无法处理具有显式内存建模的设计。 有利的是，我们的方法不需要分析设计，也不保证不产生假阴性。

    Efficient distributed SAT and SAT-based distributed bounded model checking
    4.
    发明授权
    Efficient distributed SAT and SAT-based distributed bounded model checking 有权
    高效分布式SAT和基于SAT的分布式有界模型检查

    公开(公告)号：US07203917B2

    公开(公告)日：2007-04-10

    申请号：US10795384

    申请日：2004-03-09

    申请人： Malay Ganai ,  Aarti Gupta ,  Zijiang Yang ,  Pranav Ashar

    发明人： Malay Ganai ,  Aarti Gupta ,  Zijiang Yang ,  Pranav Ashar

    IPC分类号： G06F17/50

    CPC分类号： G06F17/504

    摘要： There is provided a method of solving a SAT problem comprising partitioning SAT-formula clauses in the SAT problem into a plurality of partitions. Each of said plurality of partitions is solved as a separate process each, thereby constituting a plurality of processes where each of said process communicates only with a subset of the plurality of processes.

    摘要翻译： 提供了一种解决SAT问题的方法，包括将SAT问题中的SAT公式子句分成多个分区。 所述多个分区中的每一个分别被解决为单独的处理，从而构成多个处理，其中每个所述进程仅与多个进程的子集进行通信。

    Computer implemented method of high-level synthesis for the efficient verification of computer software
    5.
    发明授权
    Computer implemented method of high-level synthesis for the efficient verification of computer software 失效
    计算机实现高级综合的方法，有效验证计算机软件

    公开(公告)号：US07743352B2

    公开(公告)日：2010-06-22

    申请号：US11689906

    申请日：2007-03-22

    申请人： Malay Ganai ,  Aarti Gupta

    发明人： Malay Ganai ,  Aarti Gupta

    IPC分类号： G07F17/50

    CPC分类号： G06F17/504

    摘要： Verification friendly models for SAT-based formal verification are generated from a given high-level design wherein during construction the following guidelines are enforced: 1) No re-use of functional units and registers; 2) Minimize the use of muxes and sharing; 3) Reduce the number of control steps; 4) Avoid pipelines; 5) Chose functional units from “verification friendly” library; 6) Re-use operations; 7) Perform property-preserving slicing; 8) Support “assume” and “assert” in the language specification; and 8) Use external memory modules instead of register arrays.

    摘要翻译： 从给定的高级设计生成基于SAT的形式验证的验证友好模型，其中在施工期间执行以下准则：1）不重复使用功能单元和寄存器; 2）最小化使用复用和共享; 3）减少控制步骤的数量; 4）避免管道; 5）从“验证友好”库中选择功能单位; 6）重用操作; 7）进行维护保养切片; 8）在语言规范中支持“假设”和“断言”; 和8）使用外部存储器模块而不是寄存器阵列。

    Accelerating high-level bounded model checking
    7.
    发明授权
    Accelerating high-level bounded model checking 有权
    加速高层次有限模式检查

    公开(公告)号：US07853906B2

    公开(公告)日：2010-12-14

    申请号：US11689803

    申请日：2007-03-22

    申请人： Malay Ganai ,  Aarti Gupta

    发明人： Malay Ganai ,  Aarti Gupta

    IPC分类号： G06F9/45 ,  G06F17/50

    CPC分类号： G06F17/504

    摘要： An accelerated High-Level Bounded Model Checking method that efficiently extracts high-level information from the model, uses that extracted information to obtain an improved verification model, and applies relevant information on-the-fly to simplify the BMC-problem instances.

    摘要翻译： 一种从模型中有效提取高级别信息的加速高级有界模型检查方法，利用提取的信息获取改进的验证模型，并即时应用相关信息，简化BMC问题实例。

    Efficient approaches for bounded model checking
    8.
    发明授权
    Efficient approaches for bounded model checking 失效
    有限模型检查的有效方法

    公开(公告)号：US07711525B2

    公开(公告)日：2010-05-04

    申请号：US10157486

    申请日：2002-05-30

    申请人： Malay Ganai ,  Lintao Zhang ,  Aarti Gupta ,  Zijiang Yang ,  Pranav Ashar

    发明人： Malay Ganai ,  Lintao Zhang ,  Aarti Gupta ,  Zijiang Yang ,  Pranav Ashar

    IPC分类号： G06F17/10

    CPC分类号： G06F17/504

    摘要： A method for bounded model checking of arbitrary Linear Time Logic temporal properties. The method comprises translating properties associated with temporal operators F(p), G(p), U(p, q) and X(p) into property checking schemas comprising Boolean satisfiability checks, wherein F represents an eventuality operator, G represents a globally operator, U represents an until operator and X represents a next-time operator. The overall property is checked in a customized manner by repeated invocations of the property checking schemas for F(p), G(p), U(p, q), X(p) operators and standard handling of atomic propositions and Boolean operators.

    摘要翻译： 一种用于任意线性时间逻辑时间属性的有界模型检查的方法。 该方法包括将与时间运算符F（p），G（p），U（p，q）和X（p）相关联的属性转换成包括布尔可满足性检查的属性检查模式，其中F表示可能性运算符，G表示全局 运算符，U表示直到运算符，X表示下一运算符。 通过重复调用F（p），G（p），U（p，q），X（p）运算符的属性检查模式以及原子命题和布尔运算符的标准处理来检查整体属性。

    Efficient modeling of embedded memories in bounded memory checking
    9.
    发明申请
    Efficient modeling of embedded memories in bounded memory checking 有权
    嵌入式存储器在有界内存检查中的高效建模

    公开(公告)号：US20060190864A1

    公开(公告)日：2006-08-24

    申请号：US11037920

    申请日：2005-01-18

    申请人： Malay Ganai ,  Aarti Gupta ,  Pranav Ashar

    发明人： Malay Ganai ,  Aarti Gupta ,  Pranav Ashar

    IPC分类号： G06F17/50

    CPC分类号： G11C29/54 ,  G06F17/504 ,  G11C2029/0401

    摘要： A computer-implemented method for augmenting SAT-based BMC to handle embedded memory designs without explicitly modeling memory bits. As is known, verifying designs having large embedded memories is typically handled by abstracting out (over-approximating) the memories. Such abstraction is not useful for finding real bugs. SAT-based BMC, as of now, is incapable of handling designs with explicit memory modeling due to enormously increased search space complexity. Advantageously, our method does not require analyzing the designs and also guarantees not to generate false negatives.

    摘要翻译： 一种用于增加基于SAT的BMC来处理嵌入式存储器设计而不明确建模存储器位的计算机实现的方法。 众所周知，验证具有大嵌入存储器的设计通常通过抽象出（过近似）存储器来处理。 这样的抽象对于找到真实的错误是没有用的。 目前，基于SAT的BMC由于搜索空间复杂度的大幅增加，无法处理具有显式内存建模的设计。 有利的是，我们的方法不需要分析设计，也不保证不产生假阴性。