公开(公告)号：US5666509A

公开(公告)日：1997-09-09

申请号：US216998

申请日：1994-03-24

申请人： Daniel M. McCarthy ,  Joseph C. Circello ,  Richard Duerden ,  Gregory C. Edgington ,  Cliff L. Parrott ,  William B. Ledbetter, Jr.

发明人： Daniel M. McCarthy ,  Joseph C. Circello ,  Richard Duerden ,  Gregory C. Edgington ,  Cliff L. Parrott ,  William B. Ledbetter, Jr.

IPC分类号： G06F9/38 ,  G06F12/08 ,  G06F12/10

CPC分类号： G06F12/0888 ,  G06F9/3861 ,  G06F12/0804 ,  G06F12/1027

摘要： A processor (10) has a data cache unit (16) wherein the data cache unit includes a memory management unit (MMU) (32). The MMU contains memory locations within transparent translation registers (TTRs), an address translation cache (40), or a table walk controller (42) which store or generate cache mode (CM) bits which indicate whether a memory access (i.e., a write operation) is precise or imprecise. Precise operations require that a first write operation or bus write instruction be executed with no other operationsnstructions executing until the first operation/instruction completes with or without a fault. Imprecise operations are operations/instruction which may be queued, partially performed, or execution simultaneously with other instructions regardless of faults or bus write operations. By allowing the logical address to determine whether the bus write operation is precise or imprecise, a large amount of system flexibility is achieved.

摘要翻译： 处理器（10）具有数据高速缓存单元（16），其中数据高速缓存单元包括存储器管理单元（MMU）（32）。 MMU包含存储或产生高速缓存模式（CM）位的透明转换寄存器（TTR），地址转换高速缓冲存储器（40）或表格移动控制器（42）内的存储单元，其指示存储器访问（即，写入 操作）精确或不准确。 精确的操作要求执行第一个写入操作或总线写入指令，直到第一个操作/指令完成或不存在故障，才执行其他操作/指令。 不精确的操作是可以与其他指令同时排队，部分执行或执行的操作/指令，而不管故障或总线写操作。 通过允许逻辑地址来确定总线写操作是精确还是不准确，实现了大量的系统灵活性。