公开(公告)号：US06511859B1

公开(公告)日：2003-01-28

申请号：US09523399

申请日：2000-03-10

申请人： Fukang Jiang ,  Zhigang Han ,  Xuan-Qi Wang ,  Yu-Chong Tai

发明人： Fukang Jiang ,  Zhigang Han ,  Xuan-Qi Wang ,  Yu-Chong Tai

IPC分类号： H01L2100

CPC分类号： B81C1/00246 ,  B81B2203/0127 ,  B81C2203/0735

摘要： A combined IC/Mems process forms the IC parts first, and then forms the MEMS parts. One option forms a parylene overlayer, then forms a cavity under the parylene overlayer.

摘要翻译： 组合IC / Mems工艺首先形成IC器件，然后形成MEMS部件。 一个选项形成聚对二甲苯覆盖层，然后在聚对二甲苯覆盖层下形成一个空腔。

公开(公告)号：US07111186B2

公开(公告)日：2006-09-19

申请号：US10425213

申请日：2003-04-28

申请人： Zhigang Han ,  Cong Khieu ,  Kailashnath Nagarakanti

发明人： Zhigang Han ,  Cong Khieu ,  Kailashnath Nagarakanti

IPC分类号： G06F1/12

CPC分类号： G06F1/10

摘要： A CPU clock signal generated from a phase lock loop (PLL) circuit and a feedback signal of the PLL circuit are used in generating a JBUS clock signal. The CPU clock signal and the feedback signal include the same amount of static phase offset introduced by the PLL circuit. The CPU clock signal and the feedback signal are input to an alignment detection circuit and used in generating the JBUS clock signal. In one embodiment, the JBUS clock signal is generated in synchronization with the CPU clock signal and having the frequency of the feedback signal. The present invention reduces or eliminates misalignment of the leading edge of the JBUS signal with reference to a specific leading edge of the CPU clock signal due to the presence of static phase offset introduced by the PLL circuit.

摘要翻译： 使用从锁相环（PLL）电路产生的CPU时钟信号和PLL电路的反馈信号来产生JBUS时钟信号。 CPU时钟信号和反馈信号包括由PLL电路引入的相同量的静态相位偏移。 CPU时钟信号和反馈信号输入到对准检测电路，用于产生JBUS时钟信号。 在一个实施例中，JBUS时钟信号与CPU时钟信号同步产生并具有反馈信号的频率。 参考由PLL电路引入的静态相位偏移的存在，参考CPU时钟信号的特定前沿，本发明减小或消除了JBUS信号前沿的未对准。