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    SIMD INTEGER MULTIPLY-ACCUMULATE INSTRUCTION FOR MULTI-PRECISION ARITHMETIC
    2.
    发明申请
    SIMD INTEGER MULTIPLY-ACCUMULATE INSTRUCTION FOR MULTI-PRECISION ARITHMETIC 有权
    用于多精度算术的SIMD整数多项式累积指令

    公开(公告)号：US20140237218A1

    公开(公告)日：2014-08-21

    申请号：US13992728

    申请日：2011-12-19

    申请人： Vinodh Gopal ,  Gilbert M. Wolrich ,  Erdinc Ozturk ,  James D. Guilford ,  Kirk S. Yap ,  Sean M. Gulley ,  wajdi K. Feghali ,  Martin G. Dixon

    发明人： Vinodh Gopal ,  Gilbert M. Wolrich ,  Erdinc Ozturk ,  James D. Guilford ,  Kirk S. Yap ,  Sean M. Gulley ,  wajdi K. Feghali ,  Martin G. Dixon

    IPC分类号： G06F9/30

    CPC分类号： G06F9/3001 ,  G06F9/30036 ,  G06F9/30101 ,  G06F9/3893

    摘要： A multiply-and-accumulate (MAC) instruction allows efficient execution of unsigned integer multiplications. The MAC instruction indicates a first vector register as a first operand, a second vector register as a second operand, and a third vector register as a destination. The first vector register stores a first factor, and the second vector register stores a partial sum. The MAC instruction is executed to multiply the first factor with an implicit second factor to generate a product, and to add the partial sum to the product to generate a result. The first factor, the implicit second factor and the partial sum have a same data width and the product has twice the data width. The most significant half of the result is stored in the third vector register, and the least significant half of the result is stored in the second vector register.

    摘要翻译： 乘法和累加（MAC）指令允许有效执行无符号整数乘法。 MAC指令表示作为第一操作数的第一向量寄存器，作为第二操作数的第二向量寄存器和作为目的地的第三向量寄存器。 第一向量寄存器存储第一因子，第二向量寄存器存储部分和。 执行MAC指令以将第一因子与隐式第二因子相乘以生成乘积，并将部分和添加到乘积以生成结果。 第一个因素，隐含的第二个因子和部分和具有相同的数据宽度，产品的数据宽度是两倍。 结果的最大一半存储在第三向量寄存器中，结果的最低有效半存储在第二向量寄存器中。

    INSTRUCTION SET FOR MESSAGE SCHEDULING OF SHA256 ALGORITHM
    3.
    发明申请
    INSTRUCTION SET FOR MESSAGE SCHEDULING OF SHA256 ALGORITHM 有权
    SHA256算法的消息调度指令集

    公开(公告)号：US20140093069A1

    公开(公告)日：2014-04-03

    申请号：US13631165

    申请日：2012-09-28

    申请人： Gilbert M. Wolrich ,  Kirk S. Yap ,  James D. Guilford ,  Vinodh Gopal ,  Sean M. Gulley

    发明人： Gilbert M. Wolrich ,  Kirk S. Yap ,  James D. Guilford ,  Vinodh Gopal ,  Sean M. Gulley

    IPC分类号： H04L9/28

    CPC分类号： G09C1/00 ,  G06F9/30007 ,  H04L9/0643 ,  H04L2209/125

    摘要： A processor includes a first execution unit to receive and execute a first instruction to process a first part of secure hash algorithm 256 (SHA256) message scheduling operations, the first instruction having a first operand associated with a first storage location to store a first set of message inputs and a second operand associated with a second storage location to store a second set of message inputs. The processor further includes a second execution unit to receive and execute a second instruction to process a second part of the SHA256 message scheduling operations, the second instruction having a third operand associated with a third storage location to store an intermediate result of the first part and a third set of message inputs and a fourth operand associated with a fourth storage location to store a fourth set of message inputs.

    摘要翻译： 处理器包括第一执行单元，用于接收和执行第一指令以处理安全散列算法256（SHA256）消息调度操作的第一部分，所述第一指令具有与第一存储位置相关联的第一操作数，以存储第一组 消息输入和与第二存储位置相关联的第二操作数，以存储第二组消息输入。 所述处理器还包括第二执行单元，用于接收和执行用于处理所述SHA256消息调度操作的第二部分的第二指令，所述第二指令具有与第三存储位置相关联的第三操作数，以存储所述第一部分的中间结果;以及 第三组消息输入和与第四存储位置相关联的第四操作数，以存储第四组消息输入。

    Instruction set for SHA1 round processing on 128-bit data paths
    6.
    发明授权
    Instruction set for SHA1 round processing on 128-bit data paths 有权
    128位数据路径SHA1循环处理指令集

    公开(公告)号：US08874933B2

    公开(公告)日：2014-10-28

    申请号：US13631150

    申请日：2012-09-28

    申请人： Gilbert M. Wolrich ,  Kirk S. Yap ,  Vinodh Gopal ,  Sean M. Gulley ,  James D. Guilford

    发明人： Gilbert M. Wolrich ,  Kirk S. Yap ,  Vinodh Gopal ,  Sean M. Gulley ,  James D. Guilford

    IPC分类号： G06F21/22

    CPC分类号： G06F21/72 ,  G06F9/30007 ,  G06F9/30036 ,  H04L9/0643

    摘要： According to one embodiment, a processor includes an instruction decoder to receive a first instruction to process a SHA1 hash algorithm, the first instruction having a first operand, a second operand, and a third operand, the first operand specifying a first storage location storing four SHA states, the second operand specifying a second storage location storing a plurality of SHA1 message inputs in combination with a fifth SHA1 state. The processor further includes an execution unit coupled to the instruction decoder, in response to the first instruction, to perform at least four rounds of the SHA1 round operations on the SHA1 states and the message inputs obtained from the first and second operands, using a combinational logic function specified in the third operand.

    摘要翻译： 根据一个实施例，处理器包括指令解码器，用于接收处理SHA1散列算法的第一指令，所述第一指令具有第一操作数，第二操作数和第三操作数，所述第一操作数指定存储四个 SHA指出，第二操作数指定存储与第五SHA1状态相结合的多个SHA1消息输入的第二存储位置。 所述处理器还包括执行单元，其响应于所述第一指令而耦合到所述指令解码器，以使用所述第一和第二操作数获得的所述SHA1状态和从所述第一和第二操作数获得的所述消息输入执行至少四轮所述SHA1循环操作， 逻辑功能在第三个操作数中指定。

    Instruction set for message scheduling of SHA256 algorithm
    7.
    发明授权
    Instruction set for message scheduling of SHA256 algorithm 有权
    SHA256算法消息调度指令集

    公开(公告)号：US08838997B2

    公开(公告)日：2014-09-16

    申请号：US13631165

    申请日：2012-09-28

    申请人： Gilbert M. Wolrich ,  Kirk S. Yap ,  James D. Guilford ,  Vinodh Gopal ,  Sean M. Gulley

    发明人： Gilbert M. Wolrich ,  Kirk S. Yap ,  James D. Guilford ,  Vinodh Gopal ,  Sean M. Gulley

    IPC分类号： H04L9/28

    CPC分类号： G09C1/00 ,  G06F9/30007 ,  H04L9/0643 ,  H04L2209/125

    摘要： A processor includes a first execution unit to receive and execute a first instruction to process a first part of secure hash algorithm 256 (SHA256) message scheduling operations, the first instruction having a first operand associated with a first storage location to store a first set of message inputs and a second operand associated with a second storage location to store a second set of message inputs. The processor further includes a second execution unit to receive and execute a second instruction to process a second part of the SHA256 message scheduling operations, the second instruction having a third operand associated with a third storage location to store an intermediate result of the first part and a third set of message inputs and a fourth operand associated with a fourth storage location to store a fourth set of message inputs.

    摘要翻译： 处理器包括第一执行单元，用于接收和执行第一指令以处理安全散列算法256（SHA256）消息调度操作的第一部分，所述第一指令具有与第一存储位置相关联的第一操作数，以存储第一组 消息输入和与第二存储位置相关联的第二操作数，以存储第二组消息输入。 所述处理器还包括第二执行单元，用于接收和执行用于处理所述SHA256消息调度操作的第二部分的第二指令，所述第二指令具有与第三存储位置相关联的第三操作数，以存储所述第一部分的中间结果;以及 第三组消息输入和与第四存储位置相关联的第四操作数，以存储第四组消息输入。

    INSTRUCTION SET FOR SHA1 ROUND PROCESSING ON 128-BIT DATA PATHS
    9.
    发明申请
    INSTRUCTION SET FOR SHA1 ROUND PROCESSING ON 128-BIT DATA PATHS 有权
    128位数据表上的SHA1加工指令集

    公开(公告)号：US20140095891A1

    公开(公告)日：2014-04-03

    申请号：US13631150

    申请日：2012-09-28

    申请人： Gilbert M. Wolrich ,  Kirk S. Yap ,  Vinodh Gopal ,  Sean M. Gulley ,  James D. Guilford

    发明人： Gilbert M. Wolrich ,  Kirk S. Yap ,  Vinodh Gopal ,  Sean M. Gulley ,  James D. Guilford

    IPC分类号： G06F21/22

    CPC分类号： G06F21/72 ,  G06F9/30007 ,  G06F9/30036 ,  H04L9/0643

    摘要： According to one embodiment, a processor includes an instruction decoder to receive a first instruction to process a SHA1 hash algorithm, the first instruction having a first operand, a second operand, and a third operand, the first operand specifying a first storage location storing four SHA states, the second operand specifying a second storage location storing a plurality of SHA1 message inputs in combination with a fifth SHA1 state. The processor further includes an execution unit coupled to the instruction decoder, in response to the first instruction, to perform at least four rounds of the SHA1 round operations on the SHA1 states and the message inputs obtained from the first and second operands, using a combinational logic function specified in the third operand.

    摘要翻译： 根据一个实施例，处理器包括指令解码器，用于接收处理SHA1散列算法的第一指令，所述第一指令具有第一操作数，第二操作数和第三操作数，所述第一操作数指定存储四个 SHA指出，第二操作数指定存储与第五SHA1状态相结合的多个SHA1消息输入的第二存储位置。 所述处理器还包括执行单元，其响应于所述第一指令而耦合到所述指令解码器，以使用所述第一和第二操作数获得的所述SHA1状态和从所述第一和第二操作数获得的所述消息输入执行至少四轮所述SHA1循环操作， 逻辑功能在第三个操作数中指定。