公开(公告)号：US20080250207A1

公开(公告)日：2008-10-09

申请号：US12119375

申请日：2008-05-12

申请人： GORDON T. DAVIS ,  Richard W. Doing ,  John D. Jabusch ,  M.V.V. Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

发明人： GORDON T. DAVIS ,  Richard W. Doing ,  John D. Jabusch ,  M.V.V. Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

IPC分类号： G06F12/00

CPC分类号： G06F9/3844 ,  G06F9/3808 ,  G06F12/0875 ,  G06F12/127 ,  G06F2212/1021 ,  G06F2212/1044

摘要： A single unified level one instruction cache in which some lines may contain traces and other lines in the same congruence class may contain blocks of instructions consistent with conventional cache lines. Control is exercised over which lines are contained within the cache. This invention avoids inefficiencies in the cache by removing trace lines experiencing early exits from the cache, or trace lines that are short, by maintaining a few bits of information about the accuracy of the control flow in a trace cache line and using that information in addition to the LRU (Least Recently Used) bits that maintain the recency information of a cache line, in order to make a replacement decision.

摘要翻译： 单个统一的一级指令高速缓存，其中一些行可以包含跟踪和同一同余类中的其他行可以包含与常规高速缓存行一致的指令块。 对缓存中包含哪些行进行控制。 本发明通过在跟踪高速缓存行中维护关于控制流的准确度的几位信息并且使用该信息来避免高速缓存中的低效率，通过删除经历来自缓存的早期退出的跟踪线或短路的跟踪线 到保持高速缓存行的新近度信息的LRU（最近使用的）位，以便进行替换判定。

公开(公告)号：US20080250206A1

公开(公告)日：2008-10-09

申请号：US12116696

申请日：2008-05-07

申请人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M.V.V. Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

发明人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M.V.V. Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

IPC分类号： G06F12/00

CPC分类号： G06F12/0862 ,  G06F2212/6024 ,  G06F2212/6028

摘要： A design structure embodied in a machine readable storage medium for designing, manufacturing, and/or testing a design for a single unified level one instruction(s) cache in which some lines may contain traces and other lines in the same congruence class may contain blocks of instruction(s) consistent with conventional cache lines is provided. Formation of trace lines in the cache is delayed on initial operation of the system to assure quality of the trace lines stored.

摘要翻译： 体现在机器可读存储介质中的用于设计，制造和/或测试用于单个统一的一级指令高速缓存的设计的设计结构，其中一些行可以包含跟踪和相同同余类中的其他行可以包含块 提供了与传统高速缓存行一致的指令。 缓存中的跟踪行的形成在系统的初始操作中被延迟，以确保存储的跟踪线的质量。