公开(公告)号：US07196887B2

公开(公告)日：2007-03-27

申请号：US10446369

申请日：2003-05-28

申请人： Gianluca Boselli ,  Vijay Kumar Reddy ,  Ekanayake Ajith Amerasekera

发明人： Gianluca Boselli ,  Vijay Kumar Reddy ,  Ekanayake Ajith Amerasekera

IPC分类号： H02H9/00

CPC分类号： H01L27/0266 ,  H01L29/7833

摘要： A PMOS ESD protection device is disclosed in which gate and substrate coupling techniques are implemented to afford protection during positive ESD events. A snapback leg in curves capable of being produced in accordance with one or more aspects of the present invention is removed, and a trigger voltage at which the device turns on is thereby reduced so as to be less than a second voltage corresponding to a second breakdown region.

摘要翻译： 公开了一种PMOS ESD保护器件，其中实施栅极和衬底耦合技术以在正ESD事件期间提供保护。 去除能够根据本发明的一个或多个方面产生的曲线中的快速回转支腿，从而减小了装置导通的触发电压，以便小于对应于第二击穿的第二电压 地区。

公开(公告)号：US5907462A

公开(公告)日：1999-05-25

申请号：US302145

申请日：1994-09-07

申请人： Amitava Chatterjee ,  Charvaka Duvvury ,  Ping Yang ,  Ekanayake Ajith Amerasekera

发明人： Amitava Chatterjee ,  Charvaka Duvvury ,  Ping Yang ,  Ekanayake Ajith Amerasekera

IPC分类号： H01L27/02 ,  H02H9/00

CPC分类号： H01L27/0262 ,  H01L29/87

摘要： A protection device comprising a gate-coupled silicon-controlled rectifier (SCR) (100), SCR (100) comprises an anode (105) formed in n-well (104) and connected to a pad (128) and a cathode (111) connected to ground. A gate-coupled NMOS transistor (120) has a gate (116) connected through a resistive element (118) to ground. A n+ region (112) forms both the cathode (111) and a source of the NMOS transistor (120). N-well (104) forms the drain. Stress voltage is coupled from pad (128) to gate electrode (116) causing NMOS transistor (120) to conduct. This, in turn, triggers SCR (100) which dissipates the stress current at the pad (128). The coupled voltage at gate electrode (116) dissipates within a designed time constant through resistive element (118).

摘要翻译： 一种保护装置，包括栅极耦合的可硅可控整流器（SCR）（100），SCR（100）包括形成在n阱（104）中并连接到焊盘（128）和阴极（111）的阳极 ）连接到地面。 栅极耦合NMOS晶体管（120）具有通过电阻元件（118）连接到地的栅极（116）。 n +区域（112）形成阴极（111）和NMOS晶体管（120）的源极。 N阱（104）形成排水管。 应力电压从焊盘（128）耦合到栅电极（116），导致NMOS晶体管（120）导通。 这反过来又触发SCR（100），其消耗衬垫（128）处的应力电流。 栅极（116）处的耦合电压通过电阻元件（118）在设计的时间常数内消散。

公开(公告)号：US6078083A

公开(公告)日：2000-06-20

申请号：US515752

申请日：1995-08-16

申请人： Ekanayake Ajith Amerasekera ,  Charvaka Duvvury

发明人： Ekanayake Ajith Amerasekera ,  Charvaka Duvvury

IPC分类号： H01L27/02 ,  H01L23/62

CPC分类号： H01L27/0259 ,  H01L27/0255 ,  H01L27/0266

摘要： An ESD protection circuit for dual 3V/5V supply devices. ESD protection circuit 10 comprises a switching element 12 connected between a bond pad 14 and primary protection device 16. Primary protection device 16 comprises MOS circuitry designed for 3V operation that suffers from oxide reliability problems when 5V signals are applied directly. Switching element 12 separates the primary protection device 16 from 5V signals which may appear at bond pad 14.

摘要翻译： 一个用于双3V / 5V电源的ESD保护电路。 ESD保护电路10包括连接在接合焊盘14和主保护装置16之间的开关元件12.初级保护装置16包括设计用于3V操作的MOS电路，其在直接施加5V信号时遭受氧化物可靠性问题。 开关元件12将主保护器件16与可能出现在接合焊盘14处的5V信号分离。