公开(公告)号：US20080077778A1

公开(公告)日：2008-03-27

申请号：US11534711

申请日：2006-09-25

申请人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaya ,  Jeffrey R. Summers

发明人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaya ,  Jeffrey R. Summers

IPC分类号： G06F9/30

CPC分类号： G06F9/30105 ,  G06F9/384

摘要： Register renaming as contemplated by this invention allows processor hardware to use a larger set of registers than the architected registers visible to the compiler. This larger set of registers is called the physical register file. Thus, dynamically renaming every compiler-suggested architected register to a microarchitecture-specific physical register, allows the processor to overcome name dependencies and the hazards (pipeline slowdowns) induced by name dependencies. The invention here described differs from prior renaming techniques in that it extracts significant benefit from renaming with a fraction of the number of physical registers previously used for this process. The invention therefore also simplifies the logic involved in supporting the use of the physical registers.

摘要翻译： 根据本发明预期的寄存器重命名允许处理器硬件使用比编译器可见的架构寄存器更大的一组寄存器。 这个更大的寄存器集称为物理寄存器文件。 因此，动态地将每个编译器建议的架构寄存器重新命名为特定于微架构的物理寄存器，从而允许处理器克服名称依赖性以及名称依赖性引起的危险（管道减速）。 这里描述的本发明与先前的重命名技术不同之处在于，它使用先前用于该过程的物理寄存器数量的一部分来重命名提取了显着的益处。 因此，本发明也简化了支持使用物理寄存器所涉及的逻辑。

公开(公告)号：US07644233B2

公开(公告)日：2010-01-05

申请号：US11538445

申请日：2006-10-04

申请人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

发明人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

IPC分类号： G06F12/00

CPC分类号： G06F12/0864 ,  G06F12/0875 ,  G06F12/0897 ,  G06F2212/6082

摘要： A single unified level one instruction cache in which some lines may contain traces and other lines in the same congruence class may contain blocks of instructions consistent with conventional cache lines. A mechanism is described for indexing into the cache, and selecting the desired line. Control is exercised over which lines are contained within the cache. Provision is made for selection between a trace line and a conventional line when both match during a tag compare step.

摘要翻译： 单个统一的一级指令高速缓存，其中一些行可以包含跟踪和同一同余类中的其他行可以包含与常规高速缓存行一致的指令块。 描述了一种用于索引到缓存中并选择所需行的机制。 对缓存中包含哪些行进行控制。 当在标签比较步骤中匹配时，提供在轨迹线和常规线之间的选择。

公开(公告)号：US20110131394A1

公开(公告)日：2011-06-02

申请号：US13016144

申请日：2011-01-28

申请人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

发明人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

IPC分类号： G06F9/40 ,  G06F12/08

CPC分类号： G06F12/0862 ,  G06F12/0875 ,  G06F2212/6028

摘要： A single unified level one instruction(s) cache in which some lines may contain traces and other lines in the same congruence class may contain blocks of instruction(s) consistent with conventional cache lines. Formation of trace lines in the cache is delayed on initial operation of the system to assure quality of the trace lines stored.

摘要翻译： 单个统一的一级指令高速缓存，其中一些行可以包含跟踪和同一同余类中的其他行可以包含与常规高速缓存行一致的指令块。 缓存中的跟踪行的形成在系统的初始操作中被延迟，以确保存储的跟踪线的质量。

公开(公告)号：US08386712B2

公开(公告)日：2013-02-26

申请号：US12116676

申请日：2008-05-07

申请人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

发明人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28

CPC分类号： G06F12/0864 ,  G06F12/0875 ,  G06F12/0897 ,  G06F2212/6082

摘要： A design structure embodied in a machine readable storage medium for designing, manufacturing, and/or testing a design for a single unified level one instruction cache in which some lines may contain traces and other lines in the same congruence class may contain blocks of instructions consistent with conventional cache lines is provided. A mechanism is described for indexing into the cache, and selecting the desired line. Control is exercised over which lines are contained within the cache. Provision is made for selection between a trace line and a conventional line when both match during a tag compare step.

摘要翻译： 体现在用于设计，制造和/或测试用于单个统一级别的一个指令高速缓存的机器可读存储介质中的设计结构，其中一些行可以包含跟踪和相同同余类中的其他行的设计可以包含一致的指令块 提供常规的高速缓存线。 描述了一种用于索引到缓存中并选择所需行的机制。 对缓存中包含哪些行进行控制。 当在标签比较步骤中匹配时，提供在轨迹线和常规线之间的选择。

公开(公告)号：US07996618B2

公开(公告)日：2011-08-09

申请号：US13016144

申请日：2011-01-28

申请人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F Robinson ,  Sumedh W Sathaye ,  Jeffrey R Summers

发明人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F Robinson ,  Sumedh W Sathaye ,  Jeffrey R Summers

IPC分类号： G06F9/40 ,  G06F12/08

CPC分类号： G06F12/0862 ,  G06F12/0875 ,  G06F2212/6028

摘要： A single unified level one instruction(s) cache in which some lines may contain traces and other lines in the same congruence class may contain blocks of instruction(s) consistent with conventional cache lines. Formation of trace lines in the cache is delayed on initial operation of the system to assure quality of the trace lines stored.

公开(公告)号：US20080114964A1

公开(公告)日：2008-05-15

申请号：US11559512

申请日：2006-11-14

申请人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

发明人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

IPC分类号： G06F9/305

CPC分类号： G06F12/0893 ,  G06F9/3808 ,  G06F9/3844 ,  G06F12/0862

摘要： A single unified level one instruction cache in which some lines may contain traces and other lines in the same congruence class may contain blocks of instructions consistent with conventional cache lines. Control is exercised over which lines are contained within the cache. This invention avoids inefficiencies in the cache by removing trace lines experiencing early exits from the cache, or trace lines that are short, by maintaining a few bits of information about the accuracy of the control flow in a trace cache line and using that information in addition to the LRU (Least Recently Used) bits that maintain the recency information of a cache line, in order to make a replacement decision.

摘要翻译： 单个统一的一级指令高速缓存，其中一些行可以包含跟踪和同一同余类中的其他行可以包含与常规高速缓存行一致的指令块。 对缓存中包含哪些行进行控制。 本发明通过在跟踪高速缓存行中维护关于控制流的准确度的几位信息并且使用该信息来避免高速缓存中的低效率，通过删除经历来自缓存的早期退出的跟踪线或短路的跟踪线 到保持高速缓存行的新近度信息的LRU（最近使用的）位，以便进行替换判定。

公开(公告)号：US07934081B2

公开(公告)日：2011-04-26

申请号：US11538831

申请日：2006-10-05

申请人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

发明人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

IPC分类号： G06F9/40 ,  G06F12/08

CPC分类号： G06F12/0862 ,  G06F12/0875 ,  G06F2212/6028

摘要： A single unified level one instruction(s) cache in which some lines may contain traces and other lines in the same congruence class may contain blocks of instruction(s) consistent with conventional cache lines. Formation of trace lines in the cache is delayed on initial operation of the system to assure quality of the trace lines stored.

摘要翻译： 单个统一的一级指令高速缓存，其中一些行可以包含跟踪和同一同余类中的其他行可以包含与常规高速缓存行一致的指令块。 缓存中的跟踪行的形成在系统的初始操作中被延迟，以确保存储的跟踪线的质量。

公开(公告)号：US07610449B2

公开(公告)日：2009-10-27

申请号：US11538458

申请日：2006-10-04

申请人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

发明人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

IPC分类号： G06F12/00

CPC分类号： G06F12/0875 ,  G06F9/3808 ,  G06F2212/1028 ,  Y02D10/13

摘要： A single unified level one instruction cache in which some lines may contain traces and other lines in the same congruence class may contain blocks of instructions consistent with conventional cache lines. Power is conserved by guiding access to lines stored in the cache and lowering cache clock speed relative to the central processor clock speed.

摘要翻译： 单个统一的一级指令高速缓存，其中一些行可以包含跟踪和同一同余类中的其他行可以包含与常规高速缓存行一致的指令块。 通过引导访问存储在缓存中的行并相对于中央处理器时钟速度降低缓存时钟速度来节省功率。

公开(公告)号：US20080120468A1

公开(公告)日：2008-05-22

申请号：US11561908

申请日：2006-11-21

申请人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

发明人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

IPC分类号： G06F12/00

CPC分类号： G06F12/0875 ,  G06F9/3802 ,  G06F9/3808 ,  G06F9/3814 ,  G06F9/3836

摘要： A single unified level one instruction cache in which some lines may contain traces and other lines in the same congruence class may contain blocks of instructions consistent with conventional cache lines. Instruction branches are predicted taken or not taken using a highly accurate branch history table (BHT). Branches that are predicted not taken are appended to a trace buffer and the next basic block is constructed from the remaining instructions in the fetch buffer. Branches that are predicted taken flush the remaining fetch buffer and the next address is determined using a Branch Target Address Register (BTAC).

摘要翻译： 单个统一的一级指令高速缓存，其中一些行可以包含跟踪和同一同余类中的其他行可以包含与常规高速缓存行一致的指令块。 使用高度精确的分支历史表（BHT）预测采取或不采用指令分支。 预测未采用的分支被附加到跟踪缓冲区，并且下一个基本块是从获取缓冲区中的其余指令构建的。 预测的分支将刷新剩余的获取缓冲区，并使用分支目标地址寄存器（BTAC）确定下一个地址。