公开(公告)号：US07600208B1

公开(公告)日：2009-10-06

申请号：US11669872

申请日：2007-01-31

申请人： Harsh Dev Sharma ,  Rajeev Srivastava ,  Srivinas R. Kommoori ,  Bharat Bhushan ,  Mithunjoy Parui ,  Albert Lee

发明人： Harsh Dev Sharma ,  Rajeev Srivastava ,  Srivinas R. Kommoori ,  Bharat Bhushan ,  Mithunjoy Parui ,  Albert Lee

IPC分类号： G06F17/50

CPC分类号： G06F17/5036 ,  G06F17/5068

摘要： Disclosed are methods, systems and apparatus for automatically placing decoupling capacitors in an integrated circuit to compensate for voltage drops that might otherwise occur in a power grid. In one embodiment of the invention, the method includes generating one or more regions of the integrated circuit design, with each region having one or more cells, determining an amount of decoupling capacitance required in each region of the integrated circuit design by analyzing each cell in the region, and adding sufficient decoupling capacitor cells to the region to compensate for the potential voltage drop.

摘要翻译： 公开了用于在集成电路中自动放置去耦电容器以补偿电网中可能出现的电压降的方法，系统和装置。 在本发明的一个实施例中，该方法包括生成集成电路设计的一个或多个区域，每个区域具有一个或多个单元，通过分析集成电路设计的每个单元来确定集成电路设计的每个区域中所需的去耦电容量 并且向该区域添加足够的去耦电容器单元以补偿潜在的电压降。

公开(公告)号：US07810063B1

公开(公告)日：2010-10-05

申请号：US11670366

申请日：2007-02-01

申请人： Harsh Dev Sharma ,  Po-chiang Albert Lee ,  Rajeev Srivastava ,  Srinivas R. Kommoori ,  Bharat Bhushan ,  Mithunjoy Parui

发明人： Harsh Dev Sharma ,  Po-chiang Albert Lee ,  Rajeev Srivastava ,  Srinivas R. Kommoori ,  Bharat Bhushan ,  Mithunjoy Parui

IPC分类号： G06F17/50

CPC分类号： G06F17/5045 ,  G06F2217/74

摘要： According to various embodiments of the invention electronic circuit design information can be presented to a designer by determining an electronic circuit comprising at least two gates and by determining a distance of one gate relative to another gate in a stage. A visual indicator for the stage can be calculated based on the distances between at least two gates in the stage. The visual indicator can then be displayed. The visual indicator can be a color and the relative distance can be indicated by brightness, hue or saturation, etc. Alternatively, the visual indicator can be a pattern and the relative distance between at least two gates can be indicated by darkness of the pattern.

摘要翻译： 根据本发明的各种实施例，电子电路设计信息可以通过确定包括至少两个门的电子电路并且通过在一个阶段中确定一个门相对于另一个门的距离来呈现给设计者。 可以基于舞台中至少两个门之间的距离来计算舞台的视觉指示器。 然后可以显示视觉指示器。 视觉指示器可以是一种颜色，并且相对距离可以由亮度，色相或饱和度等指示。或者，视觉指示器可以是图案，并且可以通过图案的黑暗来指示至少两个门之间的相对距离。

公开(公告)号：US07886238B1

公开(公告)日：2011-02-08

申请号：US11564223

申请日：2006-11-28

申请人： Harsh Dev Sharma ,  Rajeev Srivastava ,  Srinivas R. Kommoori ,  Bharat Bhushan ,  Mithunjoy Parui ,  Albert Lee

发明人： Harsh Dev Sharma ,  Rajeev Srivastava ,  Srinivas R. Kommoori ,  Bharat Bhushan ,  Mithunjoy Parui ,  Albert Lee

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F2217/12 ,  Y02P90/265

摘要： Systems and methods to optimize a layout based on the yield analysis is disclosed. The method includes generating an integrated circuit layout having two or more layers of wire interconnect to form net segments and having one or more via contact layers to couple net segments in the wire interconnect together. The method further includes performing a yield analysis of the net segments in the integrated circuit layout and displaying the net segments with a visual depiction of the yield analysis using multiple levels of opacity to reflect yield scores of the net segments in the integrated circuit layout.

摘要翻译： 公开了基于产量分析优化布局的系统和方法。 该方法包括生成具有两层或更多层导线互连的集成电路布局，以形成网段，并且具有一个或多个通孔接触层以将导线互连中的网段耦合在一起。 该方法还包括对集成电路布局中的网段执行收益率分析，并使用多个不透明度级别对收益率分析的视觉描绘来显示净段以反映集成电路布局中的网段的收益率。