公开(公告)号：US08168521B2

公开(公告)日：2012-05-01

申请号：US12725743

申请日：2010-03-17

申请人： In-Sang Jeon ,  Si-Hyung Lee ,  Jong-Ryeol Yoo ,  Yu-Ghun Shin ,  Suk-Hun Choi

发明人： In-Sang Jeon ,  Si-Hyung Lee ,  Jong-Ryeol Yoo ,  Yu-Ghun Shin ,  Suk-Hun Choi

IPC分类号： H01L21/3205 ,  H01L21/4763

CPC分类号： H01L29/4236 ,  H01L21/67207 ,  H01L21/823437 ,  H01L21/823456 ,  H01L29/66621 ,  H01L29/78

摘要： In a method of manufacturing a semiconductor device, a recess is formed in an active region of a substrate. A gate insulation layer is formed in the first recess. A barrier layer is formed on the gate insulation layer. A preliminary nucleation layer having a first resistance is formed on the barrier layer. The preliminary nucleation layer is converted into a nucleation layer having a second resistance substantially smaller than the first resistance. A conductive layer is formed on the nucleation layer. The conductive layer, the nucleation layer, the barrier layer and the gate insulation layer are partially etched to form a buried gate structure including a gate insulation layer pattern, a barrier layer pattern, a nucleation layer pattern and a conductive layer pattern.

摘要翻译： 在制造半导体器件的方法中，在衬底的有源区中形成凹部。 在第一凹部中形成栅极绝缘层。 在栅绝缘层上形成阻挡层。 在阻挡层上形成具有第一电阻的预成核层。 将初始成核层转变成具有比第一电阻显着小的第二电阻的成核层。 在成核层上形成导电层。 部分蚀刻导电层，成核层，势垒层和栅极绝缘层，以形成包括栅极绝缘层图案，势垒层图案，成核层图案和导电层图案的掩埋栅极结构。