公开(公告)号：US08077644B2

公开(公告)日：2011-12-13

申请号：US11780604

申请日：2007-07-20

申请人： Jinan Lin ,  Xiaoning Nie ,  Ralf Itjeshorst ,  Tilman Giese ,  Xianming Deng ,  Denny Brem ,  Klaus Mott ,  Tideya Kella

发明人： Jinan Lin ,  Xiaoning Nie ,  Ralf Itjeshorst ,  Tilman Giese ,  Xianming Deng ,  Denny Brem ,  Klaus Mott ,  Tideya Kella

IPC分类号： H04B7/00

CPC分类号： H04L49/90

摘要： A computing device includes a hardware data processing unit having at least one input buffer, a plurality of output buffers, a data transfer unit, and a software control unit, the data transfer unit configured to transfer data from the input buffer to the plurality of output buffers, and the software control unit configured to control the data transfer unit.

摘要翻译： 计算装置包括具有至少一个输入缓冲器，多个输出缓冲器，数据传送单元和软件控制单元的硬件数据处理单元，该数据传送单元被配置为将数据从输入缓冲器传送到多个输出 缓冲器和被配置为控制数据传送单元的软件控制单元。

公开(公告)号：US08046487B2

公开(公告)日：2011-10-25

申请号：US10524311

申请日：2003-08-05

申请人： Sankar Narayan Jagannathan ,  Xiaoning Nie ,  Jinan Lin

发明人： Sankar Narayan Jagannathan ,  Xiaoning Nie ,  Jinan Lin

IPC分类号： G06F15/173 ,  G06F15/16

CPC分类号： H04L69/16 ,  H04L69/167

摘要： In order to be able to use a smaller routing table (4) and, thus, to reduce the costs and power consumption and to improve the performance of an IP router, it is proposed to extract a destination address identifier (ADR) from a data packet to be forwarded by the IP router, compress the extracted destination address identifier (ADR) by using a lossless data compression algorithm, and compare the compressed destination address identifier with entries stored in the routing table (4) so as to find a correspondence between the destination address identifier and one of the entries of the routing table (4). Each entry of the routing table (4) corresponds to a possible or available forwarding address of the IP router, the forwarding addresses having been compressed with the same data compression algorithm as the destination address identifier. After having found a correspondence between the destination address identifier and one of the compressed forwarding addresses stored in the routing table (4), a switch (6) of the IP router switches the respective data packet to one of its output links (OUT) which is associated with the respective forwarding address matching the destination address identifier (ADR).

摘要翻译： 为了能够使用较小的路由表（4），并且因此降低成本和功耗并提高IP路由器的性能，建议从数据中提取目的地地址标识符（ADR） 要由IP路由器转发的数据包，通过使用无损数据压缩算法压缩提取的目的地地址标识符（ADR），并将压缩的目的地地址标识符与存储在路由表（4）中的条目进行比较，以找到 目的地地址标识符和路由表（4）的条目之一。 路由表（4）的每个条目对应于IP路由器的可能或可用的转发地址，转发地址已经使用与目的地址标识符相同的数据压缩算法进行了压缩。 在找到目的地地址标识符与存储在路由表（4）中的一个压缩转发地址之间的对应关系之后，IP路由器的交换机（6）将相应的数据分组切换到其输出链路（OUT）之一， 与与目的地地址标识符（ADR）匹配的相应转发地址相关联。

公开(公告)号：US20050193186A1

公开(公告)日：2005-09-01

申请号：US11064795

申请日：2005-02-24

申请人： Lajos Gazsi ,  Jinan Lin ,  Soenke Mehrgardt ,  Xiaoning Nie

发明人： Lajos Gazsi ,  Jinan Lin ,  Soenke Mehrgardt ,  Xiaoning Nie

IPC分类号： G06F9/00 ,  G06F9/30 ,  G06F9/38

CPC分类号： G06F9/3851 ,  G06F9/3012 ,  G06F9/30123 ,  G06F9/3802 ,  G06F9/3891

摘要： The invention relates to a heterogeneous parallel multithread processor (1) with shared contexts which has a plurality (M) of parallel-connected standard processor root unit types (2p; pε[1, . . . , M]), where each respective standard processor root unit type (2p) has at least one or more (K) parallel-connected standard processor root units (2pq; qε[1, . . . , K]) for instruction execution of program instructions from various threads (T), each standard processor root unit type (2p) having N local context memories (32pt) which each buffer-store part of a current processor state for a thread. The multithread processor (1) also has a plurality (N) of global context memories (3t; tε[1, . . . , N]) which each buffer-store part of a current processor state for a thread, and a thread control unit (4) which can connect any standard processor root unit (2pq) to any global context memory (3t).

摘要翻译： 本发明涉及具有共享上下文的异构并行多线程处理器（1），所述共享上下文具有多个（M）并行连接的标准处理器根单元类型（2＆lt; p＆gt;; pepsilon [1，...， M]），其中每个相应的标准处理器根单元类型（2P）具有至少一个或多个（K）并联连接的标准处理器根单元（2＆lt; pq＆gt; 用于从各种线程（T）指令执行程序指令的qepsilon [1，...，K]），具有N个本地上下文存储器的每个标准处理器根单元类型（2 > pt ），其中每个缓冲区存储线程当前处理器状态的一部分。 多线程处理器（1）还具有多个（N）个全局上下文存储器（3），每个缓冲器存储当前处理器状态的一部分 以及线程控制单元（4），其可以将任何标准处理器根单元（2 >）与任何全局上下文存储器（3T）进行连接。

公开(公告)号：US20050129023A1

公开(公告)日：2005-06-16

申请号：US10987639

申请日：2004-11-12

申请人： Sankar Jagannathan ,  Jinan Lin ,  Xiaoning Nie

发明人： Sankar Jagannathan ,  Jinan Lin ,  Xiaoning Nie

IPC分类号： H03M7/30 ,  H04L29/06 ,  H04L12/56

CPC分类号： H04L69/04 ,  H03M7/30 ,  H04L69/16 ,  H04L69/161 ,  H04L69/167

摘要： A method for compressing a data packet is proposed, the data packet comprising at least a first data block and a second data block, the first data block referring to the second data block. In the method, the second data block is compressed and it is noted in the data packet that the second data block has been compressed. In one embodiment, the method is suitable for IPv6 data packets, the second data block then being, for example, a routing header.

摘要翻译： 提出了一种用于压缩数据分组的方法，所述数据分组包括至少第一数据块和第二数据块，所述第一数据块参考所述第二数据块。 在该方法中，第二数据块被压缩，并且在数据分组中注意到第二数据块已被压缩。 在一个实施例中，该方法适用于IPv6数据分组，则第二数据块例如是路由报头。

公开(公告)号：US07263604B2

公开(公告)日：2007-08-28

申请号：US11064795

申请日：2005-02-24

申请人： Lajos Gazsi ,  Jinan Lin ,  Soenke Mehrgardt ,  Xiaoning Nie

发明人： Lajos Gazsi ,  Jinan Lin ,  Soenke Mehrgardt ,  Xiaoning Nie

IPC分类号： G06F9/46

CPC分类号： G06F9/3851 ,  G06F9/3012 ,  G06F9/30123 ,  G06F9/3802 ,  G06F9/3891

摘要： The invention relates to a heterogeneous parallel multithread processor (1) with shared contexts which has a plurality (M) of parallel-connected standard processor root unit types (2p; p∈ [1, . . . , M]), where each respective standard processor root unit type (2p) has at least one or more (K) parallel-connected standard processor root units (2pq; q∈ [1, . . . , K]) for instruction execution of program instructions from various threads (T), each standard processor root unit type (2p) having N local context memories (32pt) which each buffer-store part of a current processor state for a thread. The multithread processor (1) also has a plurality (N) of global context memories (3t; t∈ [1, . . . , N]) which each buffer-store part of a current processor state for a thread, and a thread control unit (4) which can connect any standard processor root unit (2pq) to any global context memory (3t).

摘要翻译： 本发明涉及一种具有共享上下文的异构并行多线程处理器（1），其具有多个（M）并行连接的标准处理器根单元类型（2），P∈[1，...， ，M]），其中每个相应的标准处理器根单元类型（2P）具有至少一个或多个（K个）并行连接的标准处理器根单位（2个pq < ;q∈[1，...，K]），用于从各种线程（T）执行程序指令的指令，具有N个本地上下文存储器的每个标准处理器根单元类型（2

每个缓冲存储一个线程的当前处理器状态的一部分。 多线程处理器（1）还具有多个（N）个全局上下文存储器（3），其中每个缓冲器存储当前处理器的一部分（例如，T∈[1，...，N]） 线程控制单元（4），其可以将任何标准处理器根单元（2＆gt; pq）连接到任何全局上下文存储器（3T）。

公开(公告)号：US20070101109A1

公开(公告)日：2007-05-03

申请号：US11584810

申请日：2006-10-20

申请人： Xiaoning Nie ,  Jinan Lin

发明人： Xiaoning Nie ,  Jinan Lin

IPC分类号： G06F9/44

CPC分类号： G06F9/30094 ,  G06F9/30105 ,  G06F9/30134 ,  G06F9/3842

摘要： A processor comprises checking and control devices, first register, and register bank. The control device checks a condition or a subcondition of the condition within a first time unit based on a first subcondition checked within a second time unit preceding the first time unit, a second subcondition checked within a third time unit preceding the second time unit, and a single condition. The first register is coupled to the control device for storing the checked condition and the output of the first register is coupled to the control device for providing the stored, checked subcondition as a checked, first subcondition. The input of the register bank is coupled to the first register for receiving the stored, checked subcondition, the second register stores the received, checked subcondition as the checked, second subcondition, and the register bank is coupled to the control device for providing the checked, second subcondition.

摘要翻译： 处理器包括检查和控制设备，第一寄存器和寄存器单元。 控制装置基于在第一时间单位之前的第二时间单位内检查的第一子条件，在第一时间单位内检查条件的条件或子条件，在第二时间单位之前的第三时间单位内检查的第二子条件，以及 单一条件。 第一寄存器耦合到控制装置以存储所检查的条件，并且第一寄存器的输出耦合到控制装置，用于将存储的检查的子条件提供为检查的第一子条件。 寄存器组的输入耦合到第一寄存器用于接收存储的检查子条件，第二寄存器将接收到的检查子条件存储为检查的第二子条件，并且寄存器组耦合到控制装置以提供检查的 ，第二个条件。

公开(公告)号：US07526636B2

公开(公告)日：2009-04-28

申请号：US10987935

申请日：2004-11-12

申请人： Lajos Gazsi ,  Jinan Lin ,  Soenke Mehrgardt ,  Xiaoning Nie

发明人： Lajos Gazsi ,  Jinan Lin ,  Soenke Mehrgardt ,  Xiaoning Nie

IPC分类号： G06F9/00

CPC分类号： G06F9/3851

摘要： The present invention relates to a parallel multithread processor (1) with split contexts, with M parallel-connected standard processor root units (2) being provided for instruction execution of program instructions for different threads (T), and with N context memories (3) being provided, which each temporarily store a current state of a thread (T), and with a thread monitoring unit (4) being provided, by means of which each standard processor root unit (2) can be connected to each context memory (3). The invention accordingly provides a processor architecture in which a number N of different context memories (3) and corresponding threads (T) are effectively fully networked with a number M of standard processor root units (2). This means that use is made not only of paralleling of the standard processor root units (2), but also of the threads (T) and of the context memories (3).

摘要翻译： 本发明涉及具有分离上下文的并行多线程处理器（1），其中M并行连接的标准处理器根单元（2）被提供用于指令执行不同线程（T）的程序指令，并且具有N个上下文存储器（3） ），其每个临时存储线程（T）的当前状态，并且提供线程监视单元（4），通过该线程监视单元（4）可以将每个标准处理器根单元（2）连接到每个上下文存储器 3）。 因此，本发明提供了一种处理器架构，其中不同上下文存储器（3）和相应线程（T）的数量N与数量M的标准处理器根单元（2）有效地完全联网。 这意味着不仅使用标准处理器根单元（2）并行线程（T）和上下文存储器（3）。

公开(公告)号：US20060104277A1

公开(公告)日：2006-05-18

申请号：US11259957

申请日：2005-10-27

申请人： Jinan Lin ,  Sankamarayan Jagannathan ,  Xiaoning Nie

发明人： Jinan Lin ,  Sankamarayan Jagannathan ,  Xiaoning Nie

IPC分类号： H04L12/56

CPC分类号： H04L45/00 ,  H04L45/54

摘要： In a method for forwarding data packets in a network a circuit comprises a data storage and a control device. Each data packet has a destination address and the data storage comprises T data sub-storages for storing all network addresses which are coded by a particular coding method on the basis of their respective key bit length in precisely one of the data sub-storages. The t-th data sub-storage is divided into blocks having D data elements of identical data element bit length, where tε[1, . . . , T] and D is the smallest common multiple of tε[1, . . . , T]. The control device receives data packets, each having a destination address, codes a destination address of a received data packet using the particular coding method to produce a coded key, and compares the coded key on the basis of its key bit length with the coded addresses stored in the corresponding data sub-store block by block in order to forward the respective data packet via an output to the destination address whose associated coded address matches the coded key from the respective received data packet.

摘要翻译： 在用于在网络中转发数据分组的方法的电路包括一个数据存储和控制装置。 每个数据分组具有目的地址，并且数据存储包括T数据子存储器，用于存储通过特定编码方法根据其精确地一个数据子存储器中其各自的密钥位长度编码的所有网络地址。 第t个数据子存储器被分成具有相同数据元素位长度的D个数据元素的块，其中tepsilon [1，...， 。 。 ，T]和D是tepsilon [1的最小公倍数，。 。 。 ，T]。 控制装置接收具有目的地地址的数据包，使用特定的编码方法对接收到的数据包的目的地地址进行编码，生成编码密钥，并将编码密钥根据其密钥位长与编码地址进行比较 存储在对应的数据子存储块中，以便经由输出将相应数据分组转发到相关联的编码地址与来自相应接收的数据分组的编码密钥相匹配的目的地地址。

公开(公告)号：US20050198476A1

公开(公告)日：2005-09-08

申请号：US10987935

申请日：2004-11-12

申请人： Lajos Gazsi ,  Jinan Lin ,  Soenke Mehrgardt ,  Xiaoning Nie

发明人： Lajos Gazsi ,  Jinan Lin ,  Soenke Mehrgardt ,  Xiaoning Nie

IPC分类号： G06F9/00 ,  G06F9/30 ,  G06F9/38

CPC分类号： G06F9/3851

摘要： The present invention relates to a parallel multithread processor (1) with split contexts, with M parallel-connected standard processor root units (2) being provided for instruction execution of program instructions for different threads (T), and with N context memories (3) being provided, which each temporarily store a current state of a thread (T), and with a thread monitoring unit (4) being provided, by means of which each standard processor root unit (2) can be connected to each context memory (3). The invention accordingly provides a processor architecture in which a number N of different context memories (3) and corresponding threads (T) are effectively fully networked with a number M of standard processor root units (2). This means that use is made not only of paralleling of the standard processor root units (2), but also of the threads (T) and of the context memories (3).

摘要翻译： 本发明涉及具有分离上下文的并行多线程处理器（1），其中M并行连接的标准处理器根单元（2）被提供用于指令执行针对不同线程（T）的程序指令，并且具有N个上下文存储器 ），其每个临时存储线程（T）的当前状态，并且提供线程监视单元（4），通过该线程监视单元（4）可以将每个标准处理器根单元（2）连接到每个上下文存储器 3）。 因此，本发明提供了一种处理器架构，其中不同上下文存储器（3）和相应线程（T）的数量N与数量M的标准处理器根单元（2）有效地完全联网。 这意味着使用不仅与标准处理器根单元（2）并行，而且还用于线程（T）和上下文存储器（3）的并行。

公开(公告)号：US08209523B2

公开(公告)日：2012-06-26

申请号：US12358048

申请日：2009-01-22

申请人： Ulf Nordqvist ,  Jinan Lin ,  Xiaoning Nie ,  Stefan Maier ,  Siegmar Koeppe

发明人： Ulf Nordqvist ,  Jinan Lin ,  Xiaoning Nie ,  Stefan Maier ,  Siegmar Koeppe

IPC分类号： G06F13/00 ,  G06F12/00

CPC分类号： G06F9/30043 ,  G06F9/30032 ,  G06F9/325 ,  G06F9/3879

摘要： A data moving processor includes a code memory coupled to a code fetch circuit and a decode circuit coupled to the code fetch circuit. An address stack is coupled to the decode circuit and configured to store address data. A general purpose stack is coupled to the decode circuit and configured to store other data. The data moving processor uses data from the general purpose stack to perform calculations. The data moving processor uses address data from the address stack to identify source and destination memory locations. The address data may be used to drive an address line of a memory during a read or write operation. The address stack and general purpose stack are separately controlled using bytecode.

摘要翻译： 数据移动处理器包括耦合到代码获取电路的代码存储器和耦合到代码提取电路的解码电路。 地址堆栈被耦合到解码电路并被配置为存储地址数据。 通用堆栈耦合到解码电路并且被配置为存储其他数据。 数据移动处理器使用通用堆栈中的数据进行计算。 数据移动处理器使用来自地址堆栈的地址数据来识别源和目的地存储单元。 地址数据可以用于在读或写操作期间驱动存储器的地址线。 使用字节码分别控制地址堆栈和通用堆栈。