公开(公告)号：US08713233B2

公开(公告)日：2014-04-29

申请号：US13050405

申请日：2011-03-17

申请人： Joon-Woo Cho ,  Jong Ho Roh ,  Jae Geun Yun ,  Sung-Min Hong

发明人： Joon-Woo Cho ,  Jong Ho Roh ,  Jae Geun Yun ,  Sung-Min Hong

IPC分类号： G06F13/00

CPC分类号： G06F13/368 ,  G06F12/0607 ,  G06F13/4022

摘要： Provided are an interconnect, a bus system with interconnect, and bus system operating method. The bus system includes a master, slaves access by the master, and an interconnect. The interconnect connects the master with the slaves in response to selection bits identified in a master address provided by the master.

摘要翻译： 提供互连，具有互连的总线系统和总线系统操作方法。 总线系统包括主机，主机的从机访问和互连。 响应于由主机提供的主地址中标识的选择位，互连将主机与从机连接。

公开(公告)号：US20100207672A1

公开(公告)日：2010-08-19

申请号：US12698518

申请日：2010-02-02

申请人： Joon-Woo Cho ,  Eui Cheol Lim

发明人： Joon-Woo Cho ,  Eui Cheol Lim

IPC分类号： H03K21/00

CPC分类号： H03K23/68 ,  H03K23/667

摘要： A system timer including a divider unit configured to fractionally divide a first clock signal and output a second clock signal having an asymmetric duty ratio and an interrupt generation unit configured to count a cycle of the second clock signal and output an interrupt signal according to the count.

摘要翻译： 一种系统定时器，包括：分频单元，被配置为分数分割第一时钟信号并输出​​具有不对称占空比的第二时钟信号;以及中断产生单元，被配置为对第二时钟信号的周期进行计数，并根据计数输出中断信号 。

公开(公告)号：US08193840B2

公开(公告)日：2012-06-05

申请号：US12698518

申请日：2010-02-02

申请人： Joon-Woo Cho ,  Eui Cheol Lim

发明人： Joon-Woo Cho ,  Eui Cheol Lim

IPC分类号： H03K21/00 ,  H03K23/00 ,  H03K25/00

CPC分类号： H03K23/68 ,  H03K23/667

摘要： A system timer including a divider unit configured to fractionally divide a first clock signal and output a second clock signal having an asymmetric duty ratio and an interrupt generation unit configured to count a cycle of the second clock signal and output an interrupt signal according to the count.

摘要翻译： 一种系统定时器，包括：分频单元，被配置为分数分割第一时钟信号并输出​​具有不对称占空比的第二时钟信号;以及中断产生单元，被配置为对第二时钟信号的周期进行计数，并根据计数输出中断信号 。