公开(公告)号：US20070073955A1

公开(公告)日：2007-03-29

申请号：US11239741

申请日：2005-09-29

申请人： Joseph Murray ,  Sailesh Bissessur ,  Shailendra Jha ,  Victor Lau ,  Bruno DiPlacido ,  Nai-Chih Chang ,  Suresh Chemudupati

发明人： Joseph Murray ,  Sailesh Bissessur ,  Shailendra Jha ,  Victor Lau ,  Bruno DiPlacido ,  Nai-Chih Chang ,  Suresh Chemudupati

IPC分类号： G06F13/36

CPC分类号： G06F13/385

摘要： A multi-function peripheral component interconnect (PCI) device is disclosed. The device includes a first configuration data structure associated with a first PCI function, a second configuration data structure associated with a second PCI function and a PCI bridge, coupled the first and second configuration data structures. The PCI bridge processes transactions on behalf of the first and second functions.

摘要翻译： 公开了一种多功能外围组件互连（PCI）设备。 该设备包括与第一PCI功能相关联的第一配置数据结构，与第二PCI功能相关联的第二配置数据结构和PCI桥，其耦合第一和第二配置数据结构。 PCI桥接器代表第一和第二功能处理事务。

公开(公告)号：US20070079032A1

公开(公告)日：2007-04-05

申请号：US11241161

申请日：2005-09-30

申请人： Sailesh Bissessur ,  Joseph Murray ,  Brian Skerry ,  Robert Sheffield ,  Richard Beckett ,  Gregory Tse

发明人： Sailesh Bissessur ,  Joseph Murray ,  Brian Skerry ,  Robert Sheffield ,  Richard Beckett ,  Gregory Tse

IPC分类号： G06F13/38

CPC分类号： G06F13/4291

摘要： An apparatus may include a Serial General Purpose Input Output (SGPIO) initiator device. The SGPIO initiator device may have terminals to receive parallel input signals. The device may also have parallel-to-serial conversion logic to convert the parallel input signals to a serial stream. The device may further have signal ordering logic. The signal ordering logic may be in communication with the terminals and may be in communication with the parallel-to-serial conversion logic. The signal ordering logic may determine an order in which the parallel input signals are provided in the serial stream. Methods of ordering signals within an SGPIO initiator device and systems having SGPIO initiator devices are also disclosed.

摘要翻译： 设备可以包括串行通用输入输出（SGPIO）启动器设备。 SGPIO启动器设备可以具有用于接收并行输入信号的终端。 该器件还可具有并行到串行转换逻辑，以将并行输入信号转换为串行流。 该装置还可以具有信号排序逻辑。 信号排序逻辑可以与终端通信，并且可以与并行到串行转换逻辑通信。 信号排序逻辑可以确定在串行流中提供并行输入信号的顺序。 还公开了在SGPIO启动器设备和具有SGPIO启动器设备的系统中排序信号的方法。

公开(公告)号：US06807600B2

公开(公告)日：2004-10-19

申请号：US10205546

申请日：2002-07-24

申请人： Sailesh Bissessur ,  David R. Smith

发明人： Sailesh Bissessur ,  David R. Smith

IPC分类号： G06F1320

CPC分类号： G06F12/0292 ,  G06F2212/206

摘要： Provided are a method, system, and program for a local bus system. A memory address space in configured to control an I/O device. The memory address space is associated with a port coupled to the local bus system.

摘要翻译： 提供了一种用于本地总线系统的方法，系统和程序。 配置为控制I / O设备的内存地址空间。 存储器地址空间与耦合到本地总线系统的端口相关联。

公开(公告)号：US20120262312A1

公开(公告)日：2012-10-18

申请号：US13085295

申请日：2011-04-12

申请人： Lokpraveen B. Mosur ,  Sailesh Bissessur ,  Quinn W. Merrell ,  Prashant Paliwal ,  Andrew Milne

发明人： Lokpraveen B. Mosur ,  Sailesh Bissessur ,  Quinn W. Merrell ,  Prashant Paliwal ,  Andrew Milne

IPC分类号： H03M7/30

CPC分类号： H03M7/40

摘要： An embodiment may include first circuitry and second circuitry. The first circuitry may compress, at least in part, based at least in part upon a first set of statistics, input to produce first output exhibiting a first compression ratio. If the first compression ratio is less than a desired compression ratio, the second circuitry may compress, at least in part, based at least in part upon a second set of statistics, the first output to produce second output. The first set of statistics may be based, at least in part, after an initial compression, upon other data that has been previously compressed and is associated, at least in part, with the input. The second set of statistics may be based at least in part upon the input. Many alternatives, variations, and modifications are possible.

摘要翻译： 实施例可以包括第一电路和第二电路。 至少部分地，第一电路可以至少部分地基于第一组统计量来输入以产生呈现第一压缩比的第一输出。 如果第一压缩比小于期望的压缩比，则第二电路可以至少部分地至少部分地基于第二组统计压缩第一输出以产生第二输出。 至少部分地，第一组统计信息可以至少部分地基于在初始压缩之后，至少部分地与输入相关联的先前压缩并且被关联的其他数据。 第二组统计数字可能至少部分地基于输入。 许多替代方案，变化和修改是可能的。

公开(公告)号：US06801963B2

公开(公告)日：2004-10-05

申请号：US10205544

申请日：2002-07-24

申请人： Sailesh Bissessur ,  Mark A. Schmisseur ,  David R. Smith

发明人： Sailesh Bissessur ,  Mark A. Schmisseur ,  David R. Smith

IPC分类号： G06F1300

CPC分类号： G06F12/0284

摘要： Provided are a method, system, and program that configures an address window of a device controller that communicates with an initiator over a bus, wherein the device controller accesses requests transmitted to one address in the address window on the bus, and configures a maximum number of outstanding read requests the initiator is capable of having to memory addresses in the address window based on a size of the address window.

摘要翻译： 提供了一种方法，系统和程序，其配置通过总线与发起者通信的设备控制器的地址窗口，其中，设备控制器访问发送到总线上的地址窗口中的一个地址的请求，并且配置最大数量 基于地址窗口的大小，启动器能够在地址窗口中具有存储器地址的未完成的读取请求。

公开(公告)号：US6092142A

公开(公告)日：2000-07-18

申请号：US31390

申请日：1998-02-26

申请人： Kalpesh Mehta ,  Krishna Shetty ,  Sailesh Bissessur ,  Seng Thien Yap

发明人： Kalpesh Mehta ,  Krishna Shetty ,  Sailesh Bissessur ,  Seng Thien Yap

IPC分类号： H04L12/40 ,  H04L12/64 ,  G06F13/00

CPC分类号： H04L12/40052 ,  H04L12/6418

摘要： A method and apparatus for introducing a programmable delay during replay of isochronous data packets is described. The method includes, determining an initial delay point. In particular, the initial delay point is determined by the transmission rate, playback rate, and the desired buffer storage size. The method also includes, introducing a programmable delay to synchronize playback of multiple data streams across multiple destination devices. The apparatus includes, a buffer, a switching device, a counter, and control logic to insert the programmable delay.

摘要翻译： 描述了在同步数据分组的重放期间引入可编程延迟的方法和装置。 该方法包括确定初始延迟点。 特别地，初始延迟点由传输速率，播放速率和期望的缓冲存储器大小确定。 该方法还包括引入可编程延迟以跨多个目的地设备同步多个数据流的重放。 该装置包括缓冲器，开关装置，计数器和用于插入可编程延迟的控制逻辑。

公开(公告)号：US07464199B2

公开(公告)日：2008-12-09

申请号：US11279086

申请日：2006-04-07

申请人： Sailesh Bissessur ,  Richard P. Mackey ,  Mark A. Schmisseur ,  David R. Smith

发明人： Sailesh Bissessur ,  Richard P. Mackey ,  Mark A. Schmisseur ,  David R. Smith

IPC分类号： G06F13/28

CPC分类号： G06F13/28

摘要： Provided are a method, system, and program for handling Input/Output (I/O) requests. A bus enables communication with an initiator, target device and device controller, wherein the device controller accesses the target device to execute I/O commands directed to the target device. An I/O request command is received to access the target device. The initiator is configured to transmit at least one data request on the bus to one memory address in a predefined address window of the device controller. The device controller is enabled to claim the data request to the memory address in the predefined address window from the initiator on the bus to execute the data request against the target device.

摘要翻译： 提供了一种用于处理输入/输出（I / O）请求的方法，系统和程序。 总线使得能够与发起者，目标设备和设备控制器进行通信，其中设备控制器访问目标设备以执行指向目标设备的I / O命令。 接收到I / O请求命令以访问目标设备。 启动器被配置为将总线上的至少一个数据请求发送到设备控制器的预定义地址窗口中的一个存储器地址。 设备控制器被允许从总线上的启动器向预定义的地址窗口中的存储器地址提出数据请求，以针对目标设备执行数据请求。

公开(公告)号：US20060168359A1

公开(公告)日：2006-07-27

申请号：US11279086

申请日：2006-04-07

申请人： Sailesh Bissessur ,  Richard Mackey ,  Mark Schmisseur ,  David Smith

发明人： Sailesh Bissessur ,  Richard Mackey ,  Mark Schmisseur ,  David Smith

IPC分类号： G06F3/00

CPC分类号： G06F13/28

摘要： Provided are a method, system, and program for handling Input/Output (I/O) requests. A bus enables communication with an initiator, target device and device controller, wherein the device controller accesses the target device to execute I/O commands directed to the target device. An I/O request command is received to access the target device. The initiator is configured to transmit at least one data request on the bus to one memory address in a predefined address window of the device controller. The device controller is enabled to claim the data request to the memory address in the predefined address window from the initiator on the bus to execute the data request against the target device.

摘要翻译： 提供了一种用于处理输入/输出（I / O）请求的方法，系统和程序。 总线使得能够与发起者，目标设备和设备控制器进行通信，其中设备控制器访问目标设备以执行指向目标设备的I / O命令。 接收到I / O请求命令以访问目标设备。 启动器被配置为将总线上的至少一个数据请求发送到设备控制器的预定义地址窗口中的一个存储器地址。 设备控制器被允许从总线上的启动器向预定义的地址窗口中的存储器地址提出数据请求，以针对目标设备执行数据请求。

公开(公告)号：US08766827B1

公开(公告)日：2014-07-01

申请号：US13853286

申请日：2013-03-29

申请人： Andrew Milne ,  Sailesh Bissessur ,  Quinn W. Merrell ,  Lokpraveen B. Mosur

发明人： Andrew Milne ,  Sailesh Bissessur ,  Quinn W. Merrell ,  Lokpraveen B. Mosur

IPC分类号： H03M7/34

CPC分类号： H03M7/3084

摘要： Parallel compression is performed on an input data stream by processing circuitry. The processing circuitry includes hashing circuitry, match engines, pipeline circuitry and a match selector. The hashing circuitry identifies multiple locations in one or more history buffers for searching for a target data in the input data stream. The match engines perform multiple searches in parallel for the target data in the one or more history buffers. The pipeline circuitry performs pipelined searches for multiple sequential target data in the input data stream in consecutive clock cycles. Then the match selector selects a result from the multiple searches and pipelined searches to compress the input data stream.

摘要翻译： 通过处理电路在输入数据流上执行并行压缩。 处理电路包括散列电路，匹配引擎，流水线电路和匹配选择器。 散列电路识别一个或多个历史缓冲器中的多个位置，用于在输入数据流中搜索目标数据。 匹配引擎对一个或多个历史缓冲区中的目标数据并行执行多个搜索。 流水线电路在连续的时钟周期内对输入数据流中的多个连续目标数据进行流水线搜索。 然后，匹配选择器从多个搜索和流水线搜索中选择一个结果来压缩输入数据流。

公开(公告)号：US06931457B2

公开(公告)日：2005-08-16

申请号：US10205664

申请日：2002-07-24

申请人： Sailesh Bissessur ,  David R. Smith

发明人： Sailesh Bissessur ,  David R. Smith

IPC分类号： G06F3/00 ,  G06F13/20 ,  G06F13/38 ,  G06F13/40

CPC分类号： G06F13/387 ,  G06F2213/0024

摘要： Provided are a method, system and article of manufacture for controlling one or more I/O devices coupled to a local bus. A local bus function is associated with the one or more I/O devices. A register corresponding to the local bus function is configured as a memory address. The one or more I/O devices are controlled via the configured register.

摘要翻译： 提供了用于控制耦合到本地总线的一个或多个I / O设备的方法，系统和制品。 本地总线功能与一个或多个I / O设备相关联。 与本地总线功能相对应的寄存器被配置为存储器地址。 一个或多个I / O设备通过配置的寄存器进行控制。