公开(公告)号：US5524218A

公开(公告)日：1996-06-04

申请号：US172652

申请日：1993-12-23

申请人： Larry L. Byers ,  Donald M. Davies ,  Joseba M. Desubijana ,  Michael E. Mayer ,  Randall L. Piper ,  Lloyd E. Thorsbakken ,  Steven M. Wierdsma

发明人： Larry L. Byers ,  Donald M. Davies ,  Joseba M. Desubijana ,  Michael E. Mayer ,  Randall L. Piper ,  Lloyd E. Thorsbakken ,  Steven M. Wierdsma

IPC分类号： G06F3/00 ,  G06F12/08 ,  G06F13/00 ,  G06F13/12 ,  H04B10/00 ,  H04L29/06 ,  H04L29/08

CPC分类号： H04L29/06 ,  G06F12/0866 ,  G06F13/128 ,  H04L69/324

摘要： A system for communicating data between a main processor and a peripheral processor over a fiber optic interface. The interface is a dedicated, point-to-point link operating in full-duplex, asynchronous mode. Dual fibers and physical layer controllers are used in a cascaded fashion to double the throughput of the interface. Frame control logic coordinates formatting of data into frames for transmission over the interface. Frame format and interface protocol are based on FDDI, but are improved to more efficiently transfer data in a point-to-point implementation. Frame Check Sequences are generated and verified to ensure error-free data transfers. Frame sending and frame receiving logic communicate with the main and peripheral processors, accepting data transfer requests and forwarding received data.

摘要翻译： 一种用于通过光纤接口在主处理器和外围处理器之间传送数据的系统。 该接口是以全双工，异步模式运行的专用点对点链路。 双光纤和物理层控制器以级联方式使用，使接口的吞吐量加倍。 帧控制逻辑将数据格式化为帧以便通过接口传输。 帧格式和接口协议基于FDDI，但是在点对点实现中被改进以更有效地传输数据。 帧检查序列生成和验证，以确保无错误的数据传输。 帧发送和帧接收逻辑与主处理器和外围处理器通信，接受数据传输请求和转发接收的数据。

公开(公告)号：US07054978B1

公开(公告)日：2006-05-30

申请号：US09931710

申请日：2001-08-16

申请人： Lloyd E. Thorsbakken ,  Larry L. Byers ,  Michael R. Overley

发明人： Lloyd E. Thorsbakken ,  Larry L. Byers ,  Michael R. Overley

IPC分类号： G06F13/14

CPC分类号： G06F13/4072

摘要： A method of and apparatus for improving the efficiency of a data processing system employing multiple busses operating at multiple data transfer rates. Each of the multiple physical busses has its own characteristics including maximum data transfer rate, parallel word width, etc. Two or more of these physical busses are combined into a single logical bus, wherein the single logical bus has characteristics resulting from the combination of physical busses. These characteristics can include greater parallel word widths, enhanced maximum data transfer rates, etc.

摘要翻译： 一种用于提高使用以多个数据传输速率操作的多个总线的数据处理系统的效率的方法和装置。 多个物理总线中的每一个具有其自身的特性，包括最大数据传输速率，并行字宽等。这些物理总线中的两个或更多个被组合成单个逻辑总线，其中单个逻辑总线具有由物理 公共汽车 这些特性可以包括更大的并行字宽，增强的最大数据传输速率等。

公开(公告)号：US5515507A

公开(公告)日：1996-05-07

申请号：US173317

申请日：1993-12-23

申请人： Larry L. Byers ,  Joseba M. De Subijana ,  Wayne A. Michaelson ,  Lloyd E. Thorsbakken ,  Howard H. Tran

发明人： Larry L. Byers ,  Joseba M. De Subijana ,  Wayne A. Michaelson ,  Lloyd E. Thorsbakken ,  Howard H. Tran

IPC分类号： G06F11/10 ,  G06F11/34

CPC分类号： G06F11/10

摘要： A bus architecture and associated circuitry for providing communication between processors and multiple gate arrays whereby the size of the data being transferred may be either full words of 32-bits or 36-bits per word, or half words of 16-bits or 18-bits per word. Parity generation logic operates on the data to be sent over the bus to generate a parity value from the correct data bits depending on the selected data word size. Parity checking logic operates on the data received from the bus to check the parity of the correct data bits depending on the selected data word size.

摘要翻译： 一种总线架构和相关电路，用于提供处理器与多个门阵列之间的通信，从而正在传送的数据的大小可以是每字32位或36位的全字，或16位或18位的半字 每个字 奇偶校验生成逻辑对要通过总线发送的数据进行操作，以根据所选择的数据字大小从正确的数据位生成奇偶校验值。 奇偶校验逻辑对从总线接收的数据进行操作，以根据所选择的数据字大小检查正确数据位的奇偶性。

公开(公告)号：US07080174B1

公开(公告)日：2006-07-18

申请号：US10028161

申请日：2001-12-21

申请人： Lloyd E. Thorsbakken ,  Larry L. Byers

发明人： Lloyd E. Thorsbakken ,  Larry L. Byers

IPC分类号： G06F13/00 ,  G06F13/36 ,  G06F13/362

CPC分类号： G06F13/364

摘要： A system and method for providing a desired degree of fairness of access to data transfer resources by a plurality of command-initiating bus agents. A bus arbiter allocates general ownership of the bus to one of a plurality of bus agents, and a fairness module imposes a desired degree of fairness to the data transfer resources by mandating data transfer resource access to bus agents whose commands have been subjected to a retry response. The degree of fairness is controllable, in order to appropriately balance the desired throughput and data transfer resource allocation for a particular application.

摘要翻译： 一种用于通过多个命令发起总线代理提供对数据传输资源的访问的期望程度的公平性的系统和方法。 总线仲裁器将总线的一般所有权分配给多个总线代理之一，并且公平模块通过强制数据传输资源访问其命令已经经过重试的总线代理向数据传输资源施加期望的公平性 响应。 公平性是可控的，以便适当平衡特定应用的期望吞吐量和数据传输资源分配。

公开(公告)号：US06457067B1

公开(公告)日：2002-09-24

申请号：US09216303

申请日：1998-12-18

申请人： Larry L. Byers ,  Jerome G. Carlin ,  Michael R. Overley ,  Gary R. Robeck ,  Lloyd E. Thorsbakken

发明人： Larry L. Byers ,  Jerome G. Carlin ,  Michael R. Overley ,  Gary R. Robeck ,  Lloyd E. Thorsbakken

IPC分类号： G06F300

CPC分类号： G11C29/024 ,  G11C29/02

摘要： An improved fault detection system and method for detecting the occurrence of faults within the addressing logic of a storage device is provided. Data stored to a selected address within a storage device includes a copy of the selected address. During a subsequent read operation, the copy of the address is read from memory and compared to the read address used to perform the memory access. If the addresses are not the same, a potential addressing fault occurred within the control logic of the storage device. The fault detection system is particularly adaptable for use with storage devices having a relatively small number of addressable locations, each containing a relatively large number of bits. According to one embodiment of the invention, the storage device is a General Register Array (GRA) utilized as a queue.

摘要翻译： 提供了一种用于检测存储设备的寻址逻辑内的故障发生的改进的故障检测系统和方法。 存储到存储设备内的所选地址的数据包括所选地址的副本。 在随后的读取操作期间，从存储器读取地址的副本，并与用于执行存储器访问的读取地址进行比较。 如果地址不一致，则在存储设备的控制逻辑内发生潜在寻址故障。 故障检测系统特别适用于具有相对较少数量可寻址位置的存储设备，每个存储设备包含相对大量的位。 根据本发明的一个实施例，存储设备是用作队列的通用寄存器阵列（GRA）。