公开(公告)号：US07054978B1

公开(公告)日：2006-05-30

申请号：US09931710

申请日：2001-08-16

申请人： Lloyd E. Thorsbakken ,  Larry L. Byers ,  Michael R. Overley

发明人： Lloyd E. Thorsbakken ,  Larry L. Byers ,  Michael R. Overley

IPC分类号： G06F13/14

CPC分类号： G06F13/4072

摘要： A method of and apparatus for improving the efficiency of a data processing system employing multiple busses operating at multiple data transfer rates. Each of the multiple physical busses has its own characteristics including maximum data transfer rate, parallel word width, etc. Two or more of these physical busses are combined into a single logical bus, wherein the single logical bus has characteristics resulting from the combination of physical busses. These characteristics can include greater parallel word widths, enhanced maximum data transfer rates, etc.

摘要翻译： 一种用于提高使用以多个数据传输速率操作的多个总线的数据处理系统的效率的方法和装置。 多个物理总线中的每一个具有其自身的特性，包括最大数据传输速率，并行字宽等。这些物理总线中的两个或更多个被组合成单个逻辑总线，其中单个逻辑总线具有由物理 公共汽车 这些特性可以包括更大的并行字宽，增强的最大数据传输速率等。

公开(公告)号：US5515507A

公开(公告)日：1996-05-07

申请号：US173317

申请日：1993-12-23

申请人： Larry L. Byers ,  Joseba M. De Subijana ,  Wayne A. Michaelson ,  Lloyd E. Thorsbakken ,  Howard H. Tran

发明人： Larry L. Byers ,  Joseba M. De Subijana ,  Wayne A. Michaelson ,  Lloyd E. Thorsbakken ,  Howard H. Tran

IPC分类号： G06F11/10 ,  G06F11/34

CPC分类号： G06F11/10

摘要： A bus architecture and associated circuitry for providing communication between processors and multiple gate arrays whereby the size of the data being transferred may be either full words of 32-bits or 36-bits per word, or half words of 16-bits or 18-bits per word. Parity generation logic operates on the data to be sent over the bus to generate a parity value from the correct data bits depending on the selected data word size. Parity checking logic operates on the data received from the bus to check the parity of the correct data bits depending on the selected data word size.

摘要翻译： 一种总线架构和相关电路，用于提供处理器与多个门阵列之间的通信，从而正在传送的数据的大小可以是每字32位或36位的全字，或16位或18位的半字 每个字 奇偶校验生成逻辑对要通过总线发送的数据进行操作，以根据所选择的数据字大小从正确的数据位生成奇偶校验值。 奇偶校验逻辑对从总线接收的数据进行操作，以根据所选择的数据字大小检查正确数据位的奇偶性。

公开(公告)号：US07080174B1

公开(公告)日：2006-07-18

申请号：US10028161

申请日：2001-12-21

申请人： Lloyd E. Thorsbakken ,  Larry L. Byers

发明人： Lloyd E. Thorsbakken ,  Larry L. Byers

IPC分类号： G06F13/00 ,  G06F13/36 ,  G06F13/362

CPC分类号： G06F13/364

摘要： A system and method for providing a desired degree of fairness of access to data transfer resources by a plurality of command-initiating bus agents. A bus arbiter allocates general ownership of the bus to one of a plurality of bus agents, and a fairness module imposes a desired degree of fairness to the data transfer resources by mandating data transfer resource access to bus agents whose commands have been subjected to a retry response. The degree of fairness is controllable, in order to appropriately balance the desired throughput and data transfer resource allocation for a particular application.

摘要翻译： 一种用于通过多个命令发起总线代理提供对数据传输资源的访问的期望程度的公平性的系统和方法。 总线仲裁器将总线的一般所有权分配给多个总线代理之一，并且公平模块通过强制数据传输资源访问其命令已经经过重试的总线代理向数据传输资源施加期望的公平性 响应。 公平性是可控的，以便适当平衡特定应用的期望吞吐量和数据传输资源分配。

公开(公告)号：US06457067B1

公开(公告)日：2002-09-24

申请号：US09216303

申请日：1998-12-18

申请人： Larry L. Byers ,  Jerome G. Carlin ,  Michael R. Overley ,  Gary R. Robeck ,  Lloyd E. Thorsbakken

发明人： Larry L. Byers ,  Jerome G. Carlin ,  Michael R. Overley ,  Gary R. Robeck ,  Lloyd E. Thorsbakken

IPC分类号： G06F300

CPC分类号： G11C29/024 ,  G11C29/02

摘要： An improved fault detection system and method for detecting the occurrence of faults within the addressing logic of a storage device is provided. Data stored to a selected address within a storage device includes a copy of the selected address. During a subsequent read operation, the copy of the address is read from memory and compared to the read address used to perform the memory access. If the addresses are not the same, a potential addressing fault occurred within the control logic of the storage device. The fault detection system is particularly adaptable for use with storage devices having a relatively small number of addressable locations, each containing a relatively large number of bits. According to one embodiment of the invention, the storage device is a General Register Array (GRA) utilized as a queue.

摘要翻译： 提供了一种用于检测存储设备的寻址逻辑内的故障发生的改进的故障检测系统和方法。 存储到存储设备内的所选地址的数据包括所选地址的副本。 在随后的读取操作期间，从存储器读取地址的副本，并与用于执行存储器访问的读取地址进行比较。 如果地址不一致，则在存储设备的控制逻辑内发生潜在寻址故障。 故障检测系统特别适用于具有相对较少数量可寻址位置的存储设备，每个存储设备包含相对大量的位。 根据本发明的一个实施例，存储设备是用作队列的通用寄存器阵列（GRA）。

公开(公告)号：US5524218A

公开(公告)日：1996-06-04

申请号：US172652

申请日：1993-12-23

申请人： Larry L. Byers ,  Donald M. Davies ,  Joseba M. Desubijana ,  Michael E. Mayer ,  Randall L. Piper ,  Lloyd E. Thorsbakken ,  Steven M. Wierdsma

发明人： Larry L. Byers ,  Donald M. Davies ,  Joseba M. Desubijana ,  Michael E. Mayer ,  Randall L. Piper ,  Lloyd E. Thorsbakken ,  Steven M. Wierdsma

IPC分类号： G06F3/00 ,  G06F12/08 ,  G06F13/00 ,  G06F13/12 ,  H04B10/00 ,  H04L29/06 ,  H04L29/08

CPC分类号： H04L29/06 ,  G06F12/0866 ,  G06F13/128 ,  H04L69/324

摘要： A system for communicating data between a main processor and a peripheral processor over a fiber optic interface. The interface is a dedicated, point-to-point link operating in full-duplex, asynchronous mode. Dual fibers and physical layer controllers are used in a cascaded fashion to double the throughput of the interface. Frame control logic coordinates formatting of data into frames for transmission over the interface. Frame format and interface protocol are based on FDDI, but are improved to more efficiently transfer data in a point-to-point implementation. Frame Check Sequences are generated and verified to ensure error-free data transfers. Frame sending and frame receiving logic communicate with the main and peripheral processors, accepting data transfer requests and forwarding received data.

摘要翻译： 一种用于通过光纤接口在主处理器和外围处理器之间传送数据的系统。 该接口是以全双工，异步模式运行的专用点对点链路。 双光纤和物理层控制器以级联方式使用，使接口的吞吐量加倍。 帧控制逻辑将数据格式化为帧以便通过接口传输。 帧格式和接口协议基于FDDI，但是在点对点实现中被改进以更有效地传输数据。 帧检查序列生成和验证，以确保无错误的数据传输。 帧发送和帧接收逻辑与主处理器和外围处理器通信，接受数据传输请求和转发接收的数据。

公开(公告)号：US07853747B2

公开(公告)日：2010-12-14

申请号：US11803458

申请日：2007-05-15

申请人： Larry L. Byers ,  Joseba M. Desubijana ,  Gary R. Robeck ,  Fredarico E. Dutton

发明人： Larry L. Byers ,  Joseba M. Desubijana ,  Gary R. Robeck ,  Fredarico E. Dutton

IPC分类号： G06F13/14

CPC分类号： G06F3/0674 ,  G06F3/0626 ,  G06F3/0658 ,  G06F2213/0038

摘要： An embedded disk controller comprises a first processor in communication with a first bus and a second processor in communication with a second bus. An external bus controller (“EBC”) is located on the embedded disk controller, is coupled to an external bus and to at least one of the first bus and the second bus, and manages a plurality of memory devices external to the embedded disk controller via the external bus. A first one of the plurality of memory devices has at least one of different timing characteristics and a different data width than a second one of the plurality of memory devices.

摘要翻译： 嵌入式盘控制器包括与第一总线通信的第一处理器和与第二总线通信的第二处理器。 外部总线控制器（“EBC”）位于嵌入式磁盘控制器上，耦合到外部总线和第一总线和第二总线中的至少一个，并管理嵌入式磁盘控制器外部的多个存储器件 通过外部总线。 多个存储器件中的第一个具有与多个存储器件中的第二个不同的定时特性和不同数据宽度中的至少一个。

公开(公告)号：US07080188B2

公开(公告)日：2006-07-18

申请号：US10385022

申请日：2003-03-10

申请人： Larry L. Byers ,  Paul B. Ricci ,  Joseph G. Kriscunas ,  Joseba M. Desubijana ,  Gary R. Robeck ,  Michael R. Spaur ,  David M. Purdham

发明人： Larry L. Byers ,  Paul B. Ricci ,  Joseph G. Kriscunas ,  Joseba M. Desubijana ,  Gary R. Robeck ,  Michael R. Spaur ,  David M. Purdham

IPC分类号： G06F13/36 ,  G06F13/24

CPC分类号： G06F3/0674 ,  G06F3/0626 ,  G06F3/0658 ,  G06F2213/0038

摘要： A system for an embedded disk controller is provided. The system includes a first main processor operationally coupled to a high performance bus; a second processor operationally coupled to a peripheral bus; a bridge that interfaces between the high performance and peripheral bus; an external bus controller coupled to the high performance bus and operationally coupled to external devices via an external bus interface; an interrupt controller module that can generate a fast interrupt to the first main processor; a history module coupled to the high performance and peripheral bus for monitoring bus activity; and a servo controller that is coupled to the second processor through a servo controller interface and provides real time servo controller information to the second processor. The second processor may be a digital signal processor that is operationally coupled to the first main processor through an interface.

摘要翻译： 提供了一种嵌入式磁盘控制器的系统。 该系统包括可操作地耦合到高性能总线的第一主处理器; 操作地耦合到外围总线的第二处理器; 高性能和外设总线之间的接口桥; 外部总线控制器，耦合到高性能总线，并通过外部总线接口可操作地耦合到外部设备; 中断控制器模块，其可以向第一主处理器产生快速中断; 耦合到高性能和外围总线的历史模块，用于监视总线活动; 以及伺服控制器，其通过伺服控制器接口耦合到第二处理器，并向第二处理器提供实时伺服控制器信息。 第二处理器可以是通过接口可操作地耦合到第一主处理器的数字信号处理器。

公开(公告)号：US5784712A

公开(公告)日：1998-07-21

申请号：US396677

申请日：1995-03-01

申请人： Larry L. Byers ,  Gary R. Robeck ,  Terry J. Brunmeier

发明人： Larry L. Byers ,  Gary R. Robeck ,  Terry J. Brunmeier

IPC分类号： G06F9/312 ,  G06F9/345 ,  G06F13/16 ,  G06F9/32

CPC分类号： G06F9/30043 ,  G06F13/1631 ,  G06F9/345 ,  G06F9/3861

摘要： A method and apparatus for efficiently reading or writing a number of successive address locations within a memory. In an exemplary embodiment, a processor or the like may not be required to provide an address to a memory unit for each read and/or write operation when successive address locations are accessed. That is, for multiple memory accesses which access successive address locations, the processor or the like may provide an initial address but thereafter may not be required to provide subsequent addresses to the memory unit. The subsequent addresses may be automatically generated by an automatic-increment block.

摘要翻译： 一种用于有效地读取或写入存储器内的多个连续地址位置的方法和装置。 在示例性实施例中，当访问连续的地址位置时，可能不需要处理器等来为每个读取和/或写入操作向存储器单元提供地址。 也就是说，对于访问连续地址位置的多个存储器访问，处理器等可以提供初始地址，但此后可能不需要向存储器单元提供后续地址。 随后的地址可以由自动增量块自动生成。

公开(公告)号：US5784393A

公开(公告)日：1998-07-21

申请号：US396680

申请日：1995-03-01

申请人： Larry L. Byers ,  Gary R. Robeck ,  Ronald W. Splett

发明人： Larry L. Byers ,  Gary R. Robeck ,  Ronald W. Splett

IPC分类号： G06F11/10

CPC分类号： G06F11/10

摘要： A method and apparatus for providing fault detection to a corresponding bus when one or more of the users connected to the bus does not have a fault detection capability provided therein. Further, the present invention may provide a method and apparatus for performing fault detection on a corresponding bus when the width of the bus is insufficient to accommodate a number of parity bits. In an exemplary embodiment, a selected one of the number of users may validate all bus transmissions via a number of transceivers, regardless of which user has a fault detection capability provided therein. In another exemplary embodiment of the present invention, a transmitting user may provide a data word and a number of corresponding parity bits. The transmitting user may provide the data word to the bus while storing the corresponding number of parity bits therein. The data word may be provided back to the transmitting user via the corresponding transceivers wherein the transmitting user may check the data word against the number of parity bits previously generated by the transmitting user.

摘要翻译： 当连接到总线的一个或多个用户不具有其中提供的故障检测能力时，向相应总线提供故障检测的方法和装置。 此外，本发明可以提供一种用于当总线的宽度不足以容纳多个奇偶校验位时在相应总线上执行故障检测的方法和装置。 在示例性实施例中，所选择的一个用户可以经由多个收发器验证所有总线传输，而不管哪个用户具有其中提供的故障检测能力。 在本发明的另一示例性实施例中，发送用户可以提供数据字和多个对应的奇偶校验位。 发送用户可以在存储相应数量的奇偶校验位的同时向总线提供数据字。 数据字可以经由相应的收发器提供给发送用户，其中发送用户可以根据发送用户先前生成的奇偶校验位的数量来检查数据字。

公开(公告)号：US5680537A

公开(公告)日：1997-10-21

申请号：US396678

申请日：1995-03-01

申请人： Larry L. Byers ,  Gary R. Robeck ,  Terry J. Brunmeier ,  John A. Miller

发明人： Larry L. Byers ,  Gary R. Robeck ,  Terry J. Brunmeier ,  John A. Miller

IPC分类号： G06F11/22 ,  G06F13/00

CPC分类号： G06F11/2268

摘要： A method and apparatus for isolating an error in a system having a controller or the like which access a user via an interface device. The controller or the like may be coupled to the interface device via a first bus and the interface device may be coupled to the user via a second bus. The controller or the like may detect an error in a data transfer from the user to the controller via the interface device, and may isolate the error to the second bus/interface device or the first bus/controller. This up-front error isolation may reduce the amount of analysis required by a service technician after a corresponding PC board or the like is removed from the system, thereby reducing the cost thereof.

摘要翻译： 一种用于隔离具有通过接口设备访问用户的控制器等的系统中的错误的方法和装置。 控制器等可以经由第一总线耦合到接口设备，并且接口设备可以经由第二总线耦合到用户。 控制器等可以通过接口设备检测从用户到控制器的数据传输中的错误，并且可以将错误与第二总线/接口设备或第一总线/控制器隔离。 这种前期错误隔离可以减少在从系统移除相应的PC板等之后服务技术人员所需的分析量，从而降低其成本。