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    Non-Allocating Memory Access with Physical Address
    6.
    发明申请
    Non-Allocating Memory Access with Physical Address 审中-公开
    不分配具有物理地址的内存访问

    公开(公告)号：US20130179642A1

    公开(公告)日：2013-07-11

    申请号：US13398927

    申请日：2012-02-17

    申请人： Erich James Plondke ,  Ajay Anant Ingle ,  Lucian Codrescu

    发明人： Erich James Plondke ,  Ajay Anant Ingle ,  Lucian Codrescu

    IPC分类号： G06F12/08 ,  G06F12/10

    CPC分类号： G06F12/0811 ,  G06F12/0888 ,  G06F12/1027

    摘要： Systems and methods for performing non-allocating memory access instructions with physical address. A system includes a processor, one or more levels of caches, a memory, a translation look-aside buffer (TLB), and a memory access instruction specifying a memory access by the processor and an associated physical address. Execution logic is configured to bypass the TLB for the memory access instruction and perform the memory access with the physical address, while avoiding allocation of one or more intermediate levels of caches where a miss may be encountered.

    摘要翻译： 用于执行具有物理地址的非分配存储器访问指令的系统和方法。 系统包括处理器，一个或多个级别的高速缓存，存储器，翻译后备缓冲器（TLB）以及指定处理器的存储器访问和相关联的物理地址的存储器访问指令。 执行逻辑被配置为绕过存储器访问指令的TLB并且使用物理地址执行存储器访问，同时避免分配可能遇到未命中的一个或多个中间级别的高速缓存。

    Systems and methods for cache line replacements
    7.
    发明授权
    Systems and methods for cache line replacements 有权
    用于缓存线替换的系统和方法

    公开(公告)号：US08464000B2

    公开(公告)日：2013-06-11

    申请号：US12039954

    申请日：2008-02-29

    申请人： Ajay Anant Ingle ,  Erich James Plondke ,  Lucian Codrescu

    发明人： Ajay Anant Ingle ,  Erich James Plondke ,  Lucian Codrescu

    IPC分类号： G06F12/08

    CPC分类号： G06F12/0808 ,  G06F12/121 ,  G06F2212/1016 ,  Y02D10/13

    摘要： A system for determining a cache line to replace is described. In one embodiment, the system includes a cache comprising a plurality of cache lines. The system further includes an identifier configured to identify a cache line for replacement. The system also includes a control logic configured to determine a value of the identifier selected from an incrementer, a cache maintenance instruction, or remains the same.

    摘要翻译： 描述用于确定要替换的高速缓存行的系统。 在一个实施例中，系统包括包括多个高速缓存行的高速缓存。 该系统还包括被配置为识别用于替换的高速缓存行的标识符。 该系统还包括被配置为确定从增量器，高速缓存维护指令中选择的标识符的值的控制逻辑，或保持相同。

    System and Method of Processing Hierarchical Very Long Instruction Packets
    9.
    发明申请
    System and Method of Processing Hierarchical Very Long Instruction Packets 有权
    处理分层超长指令包的系统和方法

    公开(公告)号：US20110219212A1

    公开(公告)日：2011-09-08

    申请号：US12716359

    申请日：2010-03-03

    申请人： Lucian Codrescu ,  Erich James Plondke ,  Ajay Anant Ingle ,  Suresh K. Venkumahanti ,  Charles Joseph Tabony

    发明人： Lucian Codrescu ,  Erich James Plondke ,  Ajay Anant Ingle ,  Suresh K. Venkumahanti ,  Charles Joseph Tabony

    IPC分类号： G06F9/30

    CPC分类号： G06F9/3853 ,  G06F9/30149

    摘要： A system and method of processing a hierarchical very long instruction word (VLIW) packet is disclosed. In a particular embodiment, a method of processing instructions is disclosed. The method includes receiving a hierarchical VLIW packet of instructions and decoding an instruction from the packet to determine whether the instruction is a single instruction or whether the instruction includes a subpacket that includes a plurality of sub-instructions. The method also includes, in response to determining that the instruction includes the subpacket, executing each of the sub-instructions.

    摘要翻译： 公开了一种处理分级非常长的指令字（VLIW）分组的系统和方法。 在特定实施例中，公开了一种处理指令的方法。 该方法包括：接收分层VLIW指令分组，并对来自分组的指令进行解码，以确定该指令是单个指令还是指令是否包括包含多个子指令的子分组。 响应于确定该指令包括子分组，该方法还包括执行每个子指令。