公开(公告)号：US20050278671A1

公开(公告)日：2005-12-15

申请号：US11014096

申请日：2004-12-15

申请人： Nishath Verghese ,  Hong Zhao

发明人： Nishath Verghese ,  Hong Zhao

IPC分类号： G06F17/50

CPC分类号： G06F17/5031

摘要： A system, method, and computer program accurately models circuit parameter variation for delay calculation. For any given circuit parameter value, a cell is characterized at just three values in the circuit parameter range. An interpolation process generates an equation to calculate delay using the characterization data from the three circuit parameter values. This delay equation calculates the delay for any value in the circuit parameter range. Similar methodology is used to model simultaneous variation of two circuit parameters. The cell is characterized at just six circuit parameter pairs to interpolate the delay equation for any circuit parameter pair in the characterized ranges. This methodology can be extended to accommodate variation of multiple circuit parameters using similar interpolation techniques.

摘要翻译： 系统，方法和计算机程序准确地对电路参数变化进行延迟计算。 对于任何给定的电路参数值，单元格仅在电路参数范围内的三个值进行表征。 插值过程使用来自三个电路参数值的表征数据产生计算延迟的方程式。 该延迟方程计算电路参数范围内任何值的延迟。 类似的方法用于模拟两个电路参数的同时变化。 该单元的特征在于仅仅六个电路参数对，以在特征化范围内插值任何电路参数对的延迟方程。 可以使用类似的内插技术来扩展该方法以适应多个电路参数的变化。

公开(公告)号：US07359843B1

公开(公告)日：2008-04-15

申请号：US10735123

申请日：2003-12-12

申请人： Igor Keller ,  Kenneth Tseng ,  Nishath Verghese

发明人： Igor Keller ,  Kenneth Tseng ,  Nishath Verghese

IPC分类号： G06F17/10

CPC分类号： G06F17/5031 ,  G06F17/5036

摘要： A method of delay change determination in an integrated circuit design including a stage with a victim net and one or more aggressor nets capacitively coupled thereto, the method comprising: determining a nominal (noiseless) victim net signal transition; determining a noisy victim net signal transition; and determining a delay change based upon nominal and noisy victim signal transition arrival times at a victim net receiver output.

摘要翻译： 一种集成电路设计中的延迟变化确定方法，包括具有受害网和与电容耦合的一个或多个入侵者网的阶段，所述方法包括：确定标称（无噪声）受害者网络信号转换; 确定嘈杂的受害者网络信号转换; 以及基于受害者网络接收器输出处的标称和嘈杂的受害者信号转换到达时间来确定延迟变化。

公开(公告)号：US20070099314A1

公开(公告)日：2007-05-03

申请号：US11586827

申请日：2006-10-24

申请人： Haizhou Chen ,  Li-Fu Chang ,  Richard Rouse ,  Nishath Verghese

发明人： Haizhou Chen ,  Li-Fu Chang ,  Richard Rouse ,  Nishath Verghese

IPC分类号： H01L21/66 ,  G01R31/26

CPC分类号： G01R31/31708 ,  G01R31/31704 ,  G01R31/31721 ,  G05B17/02 ,  G06F17/5031 ,  G06F17/5036 ,  G06F17/5068

摘要： DFM systems are provided that incorporate manufacturing variations in the analysis of integrated circuits by calculating predicted manufacturing variations on the shapes of interconnects and devices of the drawn layout of a circuit design. The shape variation on interconnects is converted to variations in resistor-capacitor (RC) parasitics. The shape variation on devices is converted to variations in device parameters. The variation in device parameters and wire parasitics is converted to changes in timing performance, signal integrity, and power consumption by determining the impact of device parameter and wire parasitic variations on the behavior of each instance of a standard cell. The results from these analyses are integrated back into the design flow as incremental delay files (timing), noise failures and buffer insertion/driver resizing commands (noise), and leakage power hotspots and cell substitution commands (power consumption).

摘要翻译： 提供DFM系统，其通过计算电路设计的绘制布局的互连和器件的形状的预测制造变化来结合集成电路的分析中的制造变化。 互连上的形状变化被转换为电阻 - 电容（RC）寄生效应的变化。 设备上的形状变化将转换为设备参数的变化。 通过确定设备参数和电线寄生变化对标准单元的每个实例的行为的影响，将器件参数和电线寄生效应的变化转换为定时性能，信号完整性和功耗的变化。 这些分析的结果集成到设计流程中，作为增量延迟文件（定时），噪声故障和缓冲区插入/驱动器调整大小命令（噪声）以及漏电功率热点和单元替换命令（功耗）。

公开(公告)号：US07844438B1

公开(公告)日：2010-11-30

申请号：US10857033

申请日：2004-05-28

申请人： Nishath Verghese ,  Kenneth Tseng

发明人： Nishath Verghese ,  Kenneth Tseng

IPC分类号： G06F17/50

CPC分类号： G06F17/5022

摘要： A method to analyze and correct dynamic power grid variations in an IC includes performing a dynamic power grid analysis of the circuit, identifying an excessive dynamic power grid voltage fluctuation from the analysis, and modifying the circuit to reduce the excessive dynamic power grid fluctuation.

摘要翻译： 一种用于分析和校正IC中的动态电网变化的方法包括执行电路的动态电网分析，从分析中识别过大的动态电网电压波动，以及修改电路以减少过大的动力电网波动。

公开(公告)号：US20070094623A1

公开(公告)日：2007-04-26

申请号：US11588095

申请日：2006-10-24

申请人： Haizhou Chen ,  Li-Fu Chang ,  Richard Rouse ,  Nishath Verghese

发明人： Haizhou Chen ,  Li-Fu Chang ,  Richard Rouse ,  Nishath Verghese

IPC分类号： G06F17/50

CPC分类号： G01R31/31708 ,  G01R31/31704 ,  G01R31/31721 ,  G05B17/02 ,  G06F17/5031 ,  G06F17/5036 ,  G06F17/5068

摘要： DFM systems are provided that incorporate manufacturing variations in the analysis of integrated circuits by calculating predicted manufacturing variations on the shapes of interconnects and devices of the drawn layout of a circuit design. The shape variation on interconnects is converted to variations in resistor-capacitor (RC) parasitics. The shape variation on devices is converted to variations in device parameters. The variation in device parameters and wire parasitics is converted to changes in timing performance, signal integrity, and power consumption by determining the impact of device parameter and wire parasitic variations on the behavior of each instance of a standard cell. The results from these analyses are integrated back into the design flow as incremental delay files (timing), noise failures and buffer insertion/driver resizing commands (noise), and leakage power hotspots and cell substitution commands (power consumption).

摘要翻译： 提供DFM系统，其通过计算电路设计的绘制布局的互连和器件的形状的预测制造变化来结合集成电路的分析中的制造变化。 互连上的形状变化被转换为电阻 - 电容（RC）寄生效应的变化。 设备上的形状变化将转换为设备参数的变化。 通过确定设备参数和电线寄生变化对标准单元的每个实例的行为的影响，将器件参数和电线寄生效应的变化转换为定时性能，信号完整性和功耗的变化。 这些分析的结果集成到设计流程中，作为增量延迟文件（定时），噪声故障和缓冲区插入/驱动器调整大小命令（噪声）以及漏电功率热点和单元替换命令（功耗）。

公开(公告)号：US08225248B2

公开(公告)日：2012-07-17

申请号：US11588095

申请日：2006-10-24

申请人： Haizhou Chen ,  Li-Fu Chang ,  Richard Rouse ,  Nishath Verghese

发明人： Haizhou Chen ,  Li-Fu Chang ,  Richard Rouse ,  Nishath Verghese

IPC分类号： G06F17/50

CPC分类号： G01R31/31708 ,  G01R31/31704 ,  G01R31/31721 ,  G05B17/02 ,  G06F17/5031 ,  G06F17/5036 ,  G06F17/5068

摘要： DFM systems are provided that incorporate manufacturing variations in the analysis of integrated circuits by calculating predicted manufacturing variations on the shapes of interconnects and devices of the drawn layout of a circuit design. The shape variation on interconnects is converted to variations in resistor-capacitor (RC) parasitics. The shape variation on devices is converted to variations in device parameters. The variation in device parameters and wire parasitics is converted to changes in timing performance, signal integrity, and power consumption by determining the impact of device parameter and wire parasitic variations on the behavior of each instance of a standard cell. The results from these analyses are integrated back into the design flow as incremental delay files (timing), noise failures and buffer insertion/driver resizing commands (noise), and leakage power hotspots and cell substitution commands (power consumption).

摘要翻译： 提供DFM系统，其通过计算电路设计的绘制布局的互连和器件的形状的预测制造变化来结合集成电路的分析中的制造变化。 互连上的形状变化被转换为电阻 - 电容（RC）寄生效应的变化。 设备上的形状变化将转换为设备参数的变化。 通过确定设备参数和电线寄生变化对标准单元的每个实例的行为的影响，将器件参数和电线寄生效应的变化转换为定时性能，信号完整性和功耗的变化。 这些分析的结果集成到设计流程中，作为增量延迟文件（定时），噪声故障和缓冲区插入/驱动器调整大小命令（噪声）以及漏电功率热点和单元替换命令（功耗）。

公开(公告)号：US07673260B2

公开(公告)日：2010-03-02

申请号：US11586827

申请日：2006-10-24

申请人： Haizhou Chen ,  Li-Fu Chang ,  Richard Rouse ,  Nishath Verghese

发明人： Haizhou Chen ,  Li-Fu Chang ,  Richard Rouse ,  Nishath Verghese

IPC分类号： G06F17/50

CPC分类号： G01R31/31708 ,  G01R31/31704 ,  G01R31/31721 ,  G05B17/02 ,  G06F17/5031 ,  G06F17/5036 ,  G06F17/5068

摘要： DFM systems are provided that incorporate manufacturing variations in the analysis of integrated circuits by calculating predicted manufacturing variations on the shapes of interconnects and devices of the drawn layout of a circuit design. The shape variation on interconnects is converted to variations in resistor-capacitor (RC) parasitics. The shape variation on devices is converted to variations in device parameters. The variation in device parameters and wire parasitics is converted to changes in timing performance, signal integrity, and power consumption by determining the impact of device parameter and wire parasitic variations on the behavior of each instance of a standard cell. The results from these analyses are integrated back into the design flow as incremental delay files (timing), noise failures and buffer insertion/driver resizing commands (noise), and leakage power hotspots and cell substitution commands (power consumption).

摘要翻译： 提供DFM系统，其通过计算电路设计的绘制布局的互连和器件的形状的预测制造变化来结合集成电路的分析中的制造变化。 互连上的形状变化被转换为电阻 - 电容（RC）寄生效应的变化。 设备上的形状变化将转换为设备参数的变化。 通过确定设备参数和电线寄生变化对标准单元的每个实例的行为的影响，将器件参数和电线寄生效应的变化转换为定时性能，信号完整性和功耗的变化。 这些分析的结果集成到设计流程中，作为增量延迟文件（定时），噪声故障和缓冲区插入/驱动器调整大小命令（噪声）以及漏电功率热点和单元替换命令（功耗）。