公开(公告)号：US07684278B1

公开(公告)日：2010-03-23

申请号：US12198733

申请日：2008-08-26

申请人： Paul R. Schumacher ,  Mark Paluszkiewicz ,  Kornelis A. Vissers

发明人： Paul R. Schumacher ,  Mark Paluszkiewicz ,  Kornelis A. Vissers

IPC分类号： G11C8/00

CPC分类号： G06F5/16

摘要： Method and apparatus for implementing first-in-first-out (FIFO) memories using time-multiplexed memory in an integrated circuit are described. A block random access memory (BRAM) circuit embedded in the integrated circuit is provided. The BRAM includes at least one port responsive to a respective at least one BRAM clock signal. FIFO logic is configured to implement a plurality of FIFOs in the BRAM having a plurality of interfaces. Multiplexer logic is configured to selectively couple the plurality of output interfaces of the FIFO logic to the at least one port of the BRAM circuit responsive to at least one FIFO clock signal. Each of the at least one BRAM clock signal has at least twice the frequency of a respective one of the at least one FIFO clock signal.

摘要翻译： 描述了使用集成电路中的时分复用存储器来实现先进先出（FIFO）存储器的方法和装置。 提供嵌入在集成电路中的块随机存取存储器（BRAM）电路。 BRAM包括响应于相应的至少一个BRAM时钟信号的至少一个端口。 FIFO逻辑被配置为在具有多个接口的BRAM中实现多个FIFO。 多路复用器逻辑被配置为响应于至少一个FIFO时钟信号，将FIFO逻辑的多个输出接口选择性地耦合到BRAM电路的至少一个端口。 所述至少一个BRAM时钟信号中的每一个具有至少一个FIFO时钟信号中相应一个的频率的至少两倍。

公开(公告)号：US06886091B1

公开(公告)日：2005-04-26

申请号：US09895473

申请日：2001-06-29

申请人： Kornelis A. Vissers ,  Marcel J. A. Tromp ,  Jos van Eijndhoven

发明人： Kornelis A. Vissers ,  Marcel J. A. Tromp ,  Jos van Eijndhoven

IPC分类号： G06F7/38 ,  G06F9/30 ,  G06F9/38

CPC分类号： G06F9/3853 ,  G06F9/30032 ,  G06F9/30149

摘要： Super functional units are used to execute not only single super-instructions that take more than one issue slot, but also a number of equivalent regular VLIW instructions. Accordingly, the same hardware can thus be used to execute either a superoperation or a combination of regular operations, potentially combined with other smaller superoperations. Using super functional units in this way promotes efficient use of computing resources by making computing resources that might otherwise be used unnecessarily by superoperations available for use by single-slot instructions or by smaller superoperations. In some embodiments, a compiler analyzes program and other data to identify superoperations that can be reduced to equivalent single-slot instructions. The compiler maps these operations to a single slot of a super functional unit, reducing the computing resources occupied by the operation.

摘要翻译： 超级功能单元不仅用于执行采用多个发行时隙的单个超级指令，而且还执行多个等效的常规VLIW指令。 因此，相同的硬件因此可以用于执行可能与其他较小超级操作组合的超级操作或常规操作的组合。 以这种方式使用超级功能单元通过制造计算资源来促进计算资源的有效利用，否则可能由于可用于单槽指令或较小超级操作的超级操作而不必要地使用计算资源。 在一些实施例中，编译器分析程序和其他数据以识别可以减少到等同的单时隙指令的超级操作。 编译器将这些操作映射到超级功能单元的单个时隙，从而减少了操作占用的计算资源。

公开(公告)号：US06851010B1

公开(公告)日：2005-02-01

申请号：US09895581

申请日：2001-06-29

申请人： Lakshmi Rao ,  Sunny C. Huang ,  Rudolf H. J. Bloks ,  Kornelis A. Vissers ,  Frans W. Sijstermans

发明人： Lakshmi Rao ,  Sunny C. Huang ,  Rudolf H. J. Bloks ,  Kornelis A. Vissers ,  Frans W. Sijstermans

IPC分类号： G06F9/30 ,  G06F9/38 ,  G06F12/08

CPC分类号： G06F9/383 ,  G06F9/30047 ,  G06F9/3455 ,  G06F12/0862 ,  G06F2212/6028

摘要： The invention is directed to techniques for managing a cache within a processor using one or more machine instructions. The machine instructions may perform one or more operations on the cache. For example, victimize instructions, allocate instructions, and pre-fetch instructions can be executed in the processor as part of cache management. Moreover, these various cache management instructions may be defined by one or more operands that specify memory addresses within main memory, rather than addresses or identifiers that define locations within the cache. For this reason, a programmer may invoke these cache management instructions to direct the management of the cache without knowing the specific location of data within the cache.

摘要翻译： 本发明涉及用于使用一个或多个机器指令来管理处理器内的高速缓存的技术。 机器指令可以在高速缓存上执行一个或多个操作。 例如，受害指令，分配指令和预取指令可以作为缓存管理的一部分在处理器中执行。 此外，这些各种高速缓存管理指令可以由指定主存储器内的存储器地址的一个或多个操作数定义，而不是定义高速缓存内的位置的地址或标识符。 为此，程序员可以调用这些高速缓存管理指令来指导高速缓存的管理，而不知道高速缓存中的数据的特定位置。

公开(公告)号：US06415377B1

公开(公告)日：2002-07-02

申请号：US09325674

申请日：1999-06-03

申请人： Pieter Van Der Wolf ,  Kornelis A. Vissers

发明人： Pieter Van Der Wolf ,  Kornelis A. Vissers

IPC分类号： G06F934

CPC分类号： G06F9/383 ,  G06F9/3455

摘要： The data processor contains a memory and a data prefetch unit. The data prefetch unit contains a respective FIFO queue for storing prefetched data from each of a number of address streams respectively. The data prefetch unit uses programmable information to generate addresses from a plurality of address streams and prefetches data from addresses successively addressed by a present address for the data stream in response to progress of execution of a program by the processor. The processor has an instruction which causes the data prefetch unit to extract an oldest data from the FIFO queue for an address stream and which causes the data processor to use the oldest data in the manner of operand data of the instruction.

摘要翻译： 数据处理器包含存储器和数据预取单元。 数据预取单元包含分别用于从多个地址流中的每一个存储预取数据的各自的FIFO队列。 数据预取单元使用可编程信息从多个地址流生成地址，并且响应于处理器执行程序的进程而从数据流的当前地址连续寻址的地址中预取数据。 处理器具有使数据预取单元从FIFO队列中提取地址流的最旧数据的指令，并且使数据处理器以指令的操作数数据的方式使用最早的数据。