公开(公告)号：US07884658B2

公开(公告)日：2011-02-08

申请号：US12060190

申请日：2008-03-31

申请人： Peter Kinget ,  Shih-an Yu

发明人： Peter Kinget ,  Shih-an Yu

IPC分类号： H03K3/356

CPC分类号： H03K3/356043 ,  H03B5/1215 ,  H03B5/1228 ,  H03B5/1253 ,  H03B5/1265 ,  H03B5/1293 ,  H03J2200/10 ,  H03K23/667 ,  H03L7/0891 ,  H03L7/0895 ,  H03L7/1976 ,  H03M7/3022

摘要： Circuits for forming the inputs of a latch are provided. In some embodiments, circuits for forming inputs of a latch comprise: a first transistor having a first gate terminal, a first drain terminal, a first source terminal, a first gate length, and a first common mode level at the first gate terminal, wherein the first gate terminal provides a data input to the latch; and a second transistor having a second gate terminal, a second drain terminal, a second source terminal, a second gate length, and a second common mode level at the second gate terminal, wherein the second gate terminal provides a clock input to the latch, the second drain terminal is coupled to the first source terminal, and the first gate length and the second gate length are sized so that the first common model level and the second common mode level are substantially equal.

摘要翻译： 提供了用于形成锁存器的输入的电路。 在一些实施例中，用于形成锁存器的输入的电路包括：在第一栅极端子处具有第一栅极端子，第一漏极端子，第一源极端子，第一栅极长度和第一共模电平的第一晶体管，其中 第一门极端子向锁存器提供数据输入; 以及在所述第二栅极端子处具有第二栅极端子，第二漏极端子，第二源极端子，第二栅极长度和第二共模电平的第二晶体管，其中所述第二栅极端子为所述锁存器提供时钟输入， 所述第二漏极端子耦合到所述第一源极端子，并且所述第一栅极长度和所述第二栅极长度的尺寸设定成使得所述第一共模型电平和所述第二共模电平基本相等。

公开(公告)号：US20080303557A1

公开(公告)日：2008-12-11

申请号：US12060190

申请日：2008-03-31

申请人： Peter Kinget ,  Shih-an Yu

发明人： Peter Kinget ,  Shih-an Yu

IPC分类号： H03B21/00 ,  G05F1/10

CPC分类号： H03K3/356043 ,  H03B5/1215 ,  H03B5/1228 ,  H03B5/1253 ,  H03B5/1265 ,  H03B5/1293 ,  H03J2200/10 ,  H03K23/667 ,  H03L7/0891 ,  H03L7/0895 ,  H03L7/1976 ,  H03M7/3022

摘要： Circuits for forming the inputs of a latch are provided. In some embodiments, circuits for forming inputs of a latch comprise: a first transistor having a first gate terminal, a first drain terminal, a first source terminal, a first gate length, and a first common mode level at the first gate terminal, wherein the first gate terminal provides a data input to the latch; and a second transistor having a second gate terminal, a second drain terminal, a second source terminal, a second gate length, and a second common mode level at the second gate terminal, wherein the second gate terminal provides a clock input to the latch, the second drain terminal is coupled to the first source terminal, and the first gate length and the second gate length are sized so that the first common model level and the second common mode level are substantially equal.

摘要翻译： 提供了用于形成锁存器的输入的电路。 在一些实施例中，用于形成锁存器的输入的电路包括：在第一栅极端子处具有第一栅极端子，第一漏极端子，第一源极端子，第一栅极长度和第一共模电平的第一晶体管，其中 第一门极端子向锁存器提供数据输入; 以及在所述第二栅极端子处具有第二栅极端子，第二漏极端子，第二源极端子，第二栅极长度和第二共模电平的第二晶体管，其中所述第二栅极端子为所述锁存器提供时钟输入， 所述第二漏极端子耦合到所述第一源极端子，并且所述第一栅极长度和所述第二栅极长度的尺寸设定成使得所述第一共模型电平和所述第二共模电平基本相等。