公开(公告)号：US20080244224A1

公开(公告)日：2008-10-02

申请号：US11729711

申请日：2007-03-29

申请人： Peter Sassone ,  Jeff Rupley ,  Bryan Black

发明人： Peter Sassone ,  Jeff Rupley ,  Bryan Black

IPC分类号： G06F15/00

CPC分类号： G06F9/3838

摘要： In one embodiment, the present invention includes an apparatus having an instruction selector to select an instruction, where the selector is to store a dependent indicator to indicate a direct dependent consumer instruction of a producer instruction, a decode logic coupled to the instruction selector to receive the dependent indicator when the producer instruction is selected and to generate a wakeup signal for the direct dependent consumer instruction, and wakeup logic to receive the wakeup signal and to indicate that the producer instruction has been selected. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括具有选择指令的指令选择器的装置，其中选择器将存储依赖指示符以指示生成器指令的直接依赖消费者指令，耦合到指令选择器以接收的解码逻辑 当生产者指令被选择并且产生用于直接依赖的消费者指令的唤醒信号时的依赖指示符，以及用于接收唤醒信号并指示已经选择了生产者指令的唤醒逻辑。 描述和要求保护其他实施例。

公开(公告)号：US20140281246A1

公开(公告)日：2014-09-18

申请号：US13836374

申请日：2013-03-15

申请人： Mauricio Breternitz, JR. ,  Youfeng Wu ,  Peter Sassone ,  James Mason ,  Aashish Phansalkar ,  Balaji Vijayan

发明人： Mauricio Breternitz, JR. ,  Youfeng Wu ,  Peter Sassone ,  James Mason ,  Aashish Phansalkar ,  Balaji Vijayan

IPC分类号： G06F12/08

CPC分类号： G06F12/0875 ,  G06F9/30 ,  G06F9/30152 ,  G06F9/3802 ,  G06F9/3816 ,  G06F9/3822 ,  G06F9/3842 ,  G06F12/0886

摘要： A system, processor, and method to predict with high accuracy and retain instruction boundaries for previously executed instructions in order to decode variable length instructions is disclosed. In at least one embodiment, a disclosed processor includes an instruction fetch unit, an instruction cache, a boundary byte predictor, and an instruction decoder. In some embodiments, the instruction fetch unit provides an instruction address and the instruction cache produces an instruction tag and instruction cache content corresponding to the instruction address. The instruction decoder, in some embodiments, includes boundary byte logic to determine an instruction boundary in the instruction cache content.

摘要翻译： 公开了一种以高精度预测并保留先前执行的指令的指令边界以便解码可变长度指令的系统，处理器和方法。 在至少一个实施例中，所公开的处理器包括指令提取单元，指令高速缓存，边界字节预测器和指令解码器。 在一些实施例中，指令获取单元提供指令地址，并且指令高速缓冲存储器产生与指令地址对应的指令标签和指令高速缓存内容。 在一些实施例中，指令解码器包括用于确定指令高速缓存内容中的指令边界的边界字节逻辑。