公开(公告)号：US5618744A

公开(公告)日：1997-04-08

申请号：US124702

申请日：1993-09-22

申请人： Rieko Suzuki ,  Kiyoshi Saida ,  Kazushige Itazu ,  Eiji Fujine ,  Yoshihiro Kamiya ,  Yoshitaka Uchida ,  Takako Murakami ,  Teruhisa Tsuyuki ,  Kazunori Kawazoe ,  Takeshi Shimazaki ,  Yukimi Nishiwaki

发明人： Rieko Suzuki ,  Kiyoshi Saida ,  Kazushige Itazu ,  Eiji Fujine ,  Yoshihiro Kamiya ,  Yoshitaka Uchida ,  Takako Murakami ,  Teruhisa Tsuyuki ,  Kazunori Kawazoe ,  Takeshi Shimazaki ,  Yukimi Nishiwaki

IPC分类号： G06F17/50 ,  H01L27/118 ,  H01L21/70

CPC分类号： H01L27/118 ,  G06F17/5068

摘要： According to the present invention, using a computer aided design system for designing semiconductor integrated circuits wherein a plurality of logic cells forming a circuit net are disposed on a semiconductor chip according to a net list specifying a connection pattern assigned among input and output terminals of a plurality of logic cells and a wiring length connecting the terminals.

摘要翻译： 根据本发明，使用用于设计半导体集成电路的计算机辅助设计系统，其中，形成电路网的多个逻辑单元根据指定在 多个逻辑单元和连接端子的布线长度。

公开(公告)号：US06035111A

公开(公告)日：2000-03-07

申请号：US748534

申请日：1996-11-13

申请人： Rieko Suzuki ,  Kiyoshi Saida ,  Kazushige Itazu ,  Eiji Fujine ,  Yoshihiro Kamiya ,  Yoshitaka Uchida ,  Takako Murakami ,  Teruhisa Tsuyuki ,  Kazunori Kawazoe ,  Takeshi Shimazaki ,  Yukimi Nishiwaki

发明人： Rieko Suzuki ,  Kiyoshi Saida ,  Kazushige Itazu ,  Eiji Fujine ,  Yoshihiro Kamiya ,  Yoshitaka Uchida ,  Takako Murakami ,  Teruhisa Tsuyuki ,  Kazunori Kawazoe ,  Takeshi Shimazaki ,  Yukimi Nishiwaki

IPC分类号： G06F17/50 ,  H01L27/118

CPC分类号： H01L27/118 ,  G06F17/5068

摘要： According to the present invention, using a computer aided design system for designing semiconductor integrated circuits wherein a plurality of logic cells forming a circuit net are disposed on a semiconductor chip according to a net list specifying a connection pattern assigned among input and output terminals of a plurality of logic cells and a wiring length connecting the terminals.

摘要翻译： 根据本发明，使用用于设计半导体集成电路的计算机辅助设计系统，其中，形成电路网的多个逻辑单元根据指定在 多个逻辑单元和连接端子的布线长度。

公开(公告)号：US06748572B2

公开(公告)日：2004-06-08

申请号：US10062496

申请日：2002-02-05

申请人： Eiji Fujine

发明人： Eiji Fujine

IPC分类号： G06F1750

CPC分类号： G06F17/5036

摘要： Disclosed are a suitable power supply network analyzing method which executes power supply network analysis of a large-scale circuit in a short period of time with fewer computer hardware resources, a computer program which executes the power supply network analyzing method, a storage medium and a power supply network analyzing apparatus. An entire net list is extracted by converting circuit elements to current sources and dividing power supply lines into resistor elements, based on design information and physical information. Next, a portion of the power supply network which includes the current sources and in which the resistor elements are connected in series is selected. A partial net list is extracted to execute circuit compression by allocating the current sources to circuit elements in the selected portion. Then, the compressed net list is set in the entire net list to simplify the entire net list and power supply network analysis is performed. In case where analysis of the partial net list has not been completed, the results of the analysis of the entire net list is set to both end nodes and analysis is executed again. This can ensure hierarchical analysis.

摘要翻译： 公开了一种合适的供电网分析方法，其在较短的时间内以较少的计算机硬件资源执行大规模电路的电源网络分析，执行电源网络分析方法的计算机程序，存储介质和 电源网络分析仪器。 基于设计信息和物理信息，将电路元件转换为电流源并将电源线分成电阻元件，提取整个网络列表。 接下来，选择包括电流源并且其中电阻器元件串联连接的电力供应网络的一部分。 提取部分网表以通过将电流源分配给所选部分中的电路元件来执行电路压缩。 然后，将压缩网络列表设置在整个网络列表中，以简化整个网络列表，并执行电源网络分析。 在部分网络列表的分析尚未完成的情况下，将整个网络列表的分析结果设置为两个端点节点，并再次执行分析。 这样可以确保层次分析。

公开(公告)号：US07367000B2

公开(公告)日：2008-04-29

申请号：US11305184

申请日：2005-12-19

申请人： Takashi Kurihara ,  Kenji Wada ,  Masahiro Suzuki ,  Eiji Fujine

发明人： Takashi Kurihara ,  Kenji Wada ,  Masahiro Suzuki ,  Eiji Fujine

IPC分类号： G06F17/50

CPC分类号： G06F17/5036

摘要： The invention has an object to provide a method for simulating power voltage distribution of a semiconductor integrated circuit, by which it is possible to attempt to shorten the time required for preparing a power unit model and it is possible to carry out a highly accurate simulation with uneven distribution of a floor plan taken into account. In Step S1, design information (Core size CS, core ring width CW, block shape BS, macro shape MS, block current BI, macro current MI, etc.) is inputted into a simulator. In Step S2, information regarding a floor plan (Block position BP, macro position MP, power I/O position IOP) is inputted into the simulator by a designer. In Step S3, the power unit management table is initialized, and resistance modeling and current source modeling are also carried out. In Step S5 (FIG. 1), the static IR drop is calculated based on the power unit management table CT obtained in Step S4.

摘要翻译： 本发明的目的是提供一种用于模拟半导体集成电路的电源电压分布的方法，通过该方法可以尝试缩短制备功率单元模型所需的时间，并且可以执行高精度的仿真 考虑到平面布置的不均匀分布。 在步骤S1中，向模拟器输入设计信息（核心尺寸CS，核心环宽度CW，块形状BS，宏形状MS，块电流BI，宏观电流MI等）。 在步骤S2中，由设计者将关于平面图（块位置BP，宏位置MP，电力I / O位置IOP）的信息输入到模拟器。 在步骤S3中，对功率单元管理表进行初始化，并进行电阻建模和电流源建模。 在步骤S5（图1）中，基于在步骤S 4中获得的功率单元管理表CT计算静态IR下降。

公开(公告)号：US20070044047A1

公开(公告)日：2007-02-22

申请号：US11305184

申请日：2005-12-19

申请人： Takashi Kurihara ,  Kenji Wada ,  Masahiro Suzuki ,  Eiji Fujine

发明人： Takashi Kurihara ,  Kenji Wada ,  Masahiro Suzuki ,  Eiji Fujine

IPC分类号： G06F17/50

CPC分类号： G06F17/5036

摘要： The invention has an object to provide a method for simulating power voltage distribution of a semiconductor integrated circuit, by which it is possible to attempt to shorten the time required for preparing a power unit model and it is possible to carry out a highly accurate simulation with uneven distribution of a floor plan taken into account. In Step S1, design information (Core size CS, core ring width CW, block shape BS, macro shape MS, block current BI, macro current MI, etc.) is inputted into a simulator. In Step S2, information regarding a floor plan (Block position BP, macro position MP, power I/O position IOP) is inputted into the simulator by a designer. In Step S3, the power unit management table is initialized, and resistance modeling and current source modeling are also carried out. In Step S5 (FIG. 1), the static IR drop is calculated based on the power unit management table CT obtained in Step S4.

摘要翻译： 本发明的目的是提供一种用于模拟半导体集成电路的电源电压分布的方法，通过该方法可以尝试缩短制备功率单元模型所需的时间，并且可以执行高精度的仿真 考虑到平面布置的不均匀分布。 在步骤S1中，向模拟器输入设计信息（核心尺寸CS，核心环宽度CW，块形状BS，宏形状MS，块电流BI，宏观电流MI等）。 在步骤S2中，由设计者将关于平面图（块位置BP，宏位置MP，电力I / O位置IOP）的信息输入到模拟器。 在步骤S3中，对功率单元管理表进行初始化，并进行电阻建模和电流源建模。 在步骤S5（图1）中，基于在步骤S 4中获得的功率单元管理表CT计算静态IR下降。

公开(公告)号：US06247162B1

公开(公告)日：2001-06-12

申请号：US09221600

申请日：1998-12-29

申请人： Eiji Fujine ,  Takanori Nawa ,  Hiroshi Yuyama ,  Masahito Isoda

发明人： Eiji Fujine ,  Takanori Nawa ,  Hiroshi Yuyama ,  Masahito Isoda

IPC分类号： G06F1750

CPC分类号： G06F17/5077

摘要： A method and apparatus for generating external power wiring layout data for a semiconductor integrated circuit device determines an optimum layout without performing time consuming circuit simulation. An external power wiring supplies power to each of the functional blocks of the device. Design information is used to calculate a current consumption ratio for each power supply terminal of each functional block. Then, the current consumption for each power supply terminal is calculated using the calculated current consumption ratios. An external power wiring network is generated based on the calculated current consumption for each terminal. The generated external power wiring network is then analyzed and voltage and current values for each part of the network are calculated. Using the calculated voltage and current values, the wires are then optimally sized.

摘要翻译： 用于生成用于半导体集成电路器件的外部电源布线数据的方法和装置确定最佳布局而不执行耗时的电路仿真。 外部电源线为设备的每个功能块供电。 设计信息用于计算每个功能块的每个电源端的电流消耗比。 然后，使用计算出的电流消耗比来计算每个电源端子的电流消耗。 基于每个终端的计算出的电流消耗来生成外部电力布线网络。 然后分析生成的外部电力布线网络，并计算网络的每个部分的电压和电流值。 使用计算出的电压和电流值，然后将电线的尺寸进行最佳化。