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    Virtual channels for effective packet transfer
    3.
    发明授权
    Virtual channels for effective packet transfer 有权
    用于有效数据包传输的虚拟通道

    公开(公告)号：US08539130B2

    公开(公告)日：2013-09-17

    申请号：US12873057

    申请日：2010-08-31

    申请人： David B. Glasco ,  Dane T. Mrazek ,  Samuel H. Duncan ,  Patrick R. Marchand ,  Ravi Kiran Manyam ,  Yin Fung Tang ,  John H. Edmondson

    发明人： David B. Glasco ,  Dane T. Mrazek ,  Samuel H. Duncan ,  Patrick R. Marchand ,  Ravi Kiran Manyam ,  Yin Fung Tang ,  John H. Edmondson

    IPC分类号： G06F12/00 ,  G06F11/00

    CPC分类号： G06F13/1605

    摘要： The invention sets forth a crossbar unit that includes multiple virtual channels, each virtual channel being a logical flow of data within the crossbar unit. Arbitration logic coupled to source client subsystems is configured to select a virtual channel for transmitting a data request or a data packet to a destination client subsystem based on the type of the source client subsystem and/or the type of data request. Higher priority traffic is transmitted over virtual channels that are configured to transmit data without causing deadlocks and/or stalls. Lower priority traffic is transmitted over virtual channels that can be stalled.

    摘要翻译： 本发明提出了一种包括多个虚拟通道的交叉开关单元，每个虚拟通道是横杠单元内的逻辑数据流。 耦合到源客户端子系统的仲裁逻辑被配置为基于源客户端子系统的类型和/或数据请求的类型来选择用于将数据请求或数据分组发送到目的地客户端子系统的虚拟信道。 较高优先级的流量通过配置为传输数据而不引起死锁和/或停顿的虚拟通道进行传输。 较低优先级的流量可以通过虚拟通道进行传输，可以停滞。

    VIRTUAL CHANNELS FOR EFFECTIVE PACKET TRANSFER
    4.
    发明申请
    VIRTUAL CHANNELS FOR EFFECTIVE PACKET TRANSFER 有权
    用于有效分组传输的虚拟通道

    公开(公告)号：US20110072177A1

    公开(公告)日：2011-03-24

    申请号：US12873057

    申请日：2010-08-31

    申请人： David B. Glasco ,  Dane T. Mrazek ,  Samuel H. Duncan ,  Patrick R. Marchand ,  Ravi Kiran Manyam ,  Yin Fung Tang ,  John H. Edmondson

    发明人： David B. Glasco ,  Dane T. Mrazek ,  Samuel H. Duncan ,  Patrick R. Marchand ,  Ravi Kiran Manyam ,  Yin Fung Tang ,  John H. Edmondson

    IPC分类号： G06F13/14 ,  G06F13/00

    CPC分类号： G06F13/1605

    摘要： The invention sets forth a crossbar unit that includes multiple virtual channels, each virtual channel being a logical flow of data within the crossbar unit. Arbitration logic coupled to source client subsystems is configured to select a virtual channel for transmitting a data request or a data packet to a destination client subsystem based on the type of the source client subsystem and/or the type of data request. Higher priority traffic is transmitted over virtual channels that are configured to transmit data without causing deadlocks and/or stalls. Lower priority traffic is transmitted over virtual channels that can be stalled.

    摘要翻译： 本发明提出了一种包括多个虚拟通道的交叉开关单元，每个虚拟通道是横杠单元内的逻辑数据流。 耦合到源客户端子系统的仲裁逻辑被配置为基于源客户端子系统的类型和/或数据请求的类型来选择用于将数据请求或数据分组发送到目的地客户端子系统的虚拟信道。 较高优先级的流量通过配置为传输数据而不引起死锁和/或停顿的虚拟通道进行传输。 较低优先级的流量可以通过虚拟通道进行传输，可以停滞。

    Compression status bit cache with deterministic isochronous latency
    5.
    发明授权
    Compression status bit cache with deterministic isochronous latency 有权
    具有确定性同步延迟的压缩状态位缓存

    公开(公告)号：US08595437B1

    公开(公告)日：2013-11-26

    申请号：US12276147

    申请日：2008-11-21

    申请人： David B. Glasco ,  Peter B. Holmqvist ,  George R. Lynch ,  Patrick R. Marchand ,  Karan Mehra ,  James Roberts

    发明人： David B. Glasco ,  Peter B. Holmqvist ,  George R. Lynch ,  Patrick R. Marchand ,  Karan Mehra ,  James Roberts

    IPC分类号： G06F12/08

    CPC分类号： G06F12/0811 ,  G06F12/0804 ,  G06F12/084 ,  G06F2212/302 ,  G06F2212/401

    摘要： One embodiment of the present invention sets forth a compression status bit cache with deterministic latency for isochronous memory clients of compressed memory. The compression status bit cache improves overall memory system performance by providing on-chip availability of compression status bits that are used to size and interpret a memory access request to compressed memory. To avoid non-deterministic latency when an isochronous memory client accesses the compression status bit cache, two design features are employed. The first design feature involves bypassing any intermediate cache when the compression status bit cache reads a new cache line in response to a cache read miss, thereby eliminating additional, potentially non-deterministic latencies outside the scope of the compression status bit cache. The second design feature involves maintaining a minimum pool of clean cache lines by opportunistically writing back dirty cache lines and, optionally, temporarily blocking non-critical requests that would dirty already clean cache lines. With clean cache lines available to be overwritten quickly, the compression status bit cache avoids incurring additional miss write back latencies.

    摘要翻译： 本发明的一个实施例针对压缩存储器的同步存储器客户端提出了具有确定性延迟的压缩状态位缓存。 压缩状态位缓存通过提供压缩状态位的片上可用性来提高整体存储器系统性能，压缩状态位用于对存储器访问请求进行大小和解释，并将其解释为压缩存储器。 为了避免同步存储器客户端访问压缩状态位缓存时的非确定性延迟，采用了两个设计特征。 第一个设计功能涉及当压缩状态位缓存读取新的高速缓存行以响应高速缓存读取未命中时绕过任何中间缓存，从而消除在压缩状态位缓存范围之外的额外的潜在的非确定性延迟。 第二个设计功能包括通过机会地写回脏的高速缓存线，以及可选地临时阻止将已经清除高速缓存行的非关键请求，来保持最小的干净的高速缓存行池。 使用干净的缓存线可以快速覆盖，压缩状态位缓存避免了额外的错误回写延迟。

    Cache-based control of atomic operations in conjunction with an external ALU block
    6.
    发明授权
    Cache-based control of atomic operations in conjunction with an external ALU block 有权
    结合外部ALU块的基于缓存的原子操作控制

    公开(公告)号：US08108610B1

    公开(公告)日：2012-01-31

    申请号：US12255595

    申请日：2008-10-21

    申请人： David B. Glasco ,  Peter B. Holmqvist ,  George R. Lynch ,  Patrick R. Marchand ,  Karan Mehra ,  James Roberts

    发明人： David B. Glasco ,  Peter B. Holmqvist ,  George R. Lynch ,  Patrick R. Marchand ,  Karan Mehra ,  James Roberts

    IPC分类号： G06F12/16

    CPC分类号： G06F12/084 ,  G06F12/08 ,  G06F12/0815 ,  G06F15/8015 ,  G06F2212/251 ,  G06F2212/253 ,  G06T1/20

    摘要： One embodiment of the invention sets forth a mechanism for efficiently processing atomic operations transmitted from multiple general processing clusters to an L2 cache. A tag look-up unit tracks the availability of each cache line in the L2 cache, reserves the necessary cache lines for the atomic operations and transmits the atomic operations to an ALU for processing. The tag look-up unit also increments a reference counter associated with a reserved cache line each time an atomic operation associated with that cache line is received. This feature allows multiple atomic operations associated with the same cache line to be pipelined to the ALU. A ROP unit that includes the ALU may request additional data necessary to process an atomic operation from the L2 cache. Result data is stored in the L2 cache and may also be returned to the general processing clusters.

    摘要翻译： 本发明的一个实施例提出了一种用于有效地处理从多个通用处理群集发送到L2高速缓存的原子操作的机制。 标签查找单元跟踪L2高速缓存中每个高速缓存行的可用性，为原子操作预留必要的高速缓存行，并将原子操作发送到ALU进行处理。 每当与该高速缓存行相关联的原子操作被接收时，标签查找单元也增加与保留高速缓存行相关联的参考计数器。 此功能允许将与同一高速缓存线相关联的多个原子操作流水线连接到ALU。 包括ALU的ROP单元可以请求从L2高速缓存处理原子操作所需的附加数据。 结果数据存储在L2缓存中，也可以返回到通用处理集群。

    Techniques for evicting dirty data from a cache using a notification sorter and count thresholds
    8.
    发明授权
    Techniques for evicting dirty data from a cache using a notification sorter and count thresholds 有权
    使用通知排序器和计数阈值从缓存中排除脏数据的技术

    公开(公告)号：US08949541B2

    公开(公告)日：2015-02-03

    申请号：US13296119

    申请日：2011-11-14

    申请人： David B. Glasco ,  Peter B. Holmqvist ,  George R. Lynch ,  Patrick R. Marchand ,  James Roberts ,  John H. Edmondson

    发明人： David B. Glasco ,  Peter B. Holmqvist ,  George R. Lynch ,  Patrick R. Marchand ,  James Roberts ,  John H. Edmondson

    IPC分类号： G06F12/08 ,  G06F12/12

    CPC分类号： G06F12/0804

    摘要： A method for cleaning dirty data in an intermediate cache is disclosed. A dirty data notification, including a memory address and a data class, is transmitted by a level 2 (L2) cache to frame buffer logic when dirty data is stored in the L2 cache. The data classes may include evict first, evict normal and evict last. In one embodiment, data belonging to the evict first data class is raster operations data with little reuse potential. The frame buffer logic uses a notification sorter to organize dirty data notifications, where an entry in the notification sorter stores the DRAM bank page number, a first count of cache lines that have resident dirty data and a second count of cache lines that have resident evict_first dirty data associated with that DRAM bank. The frame buffer logic transmits dirty data associated with an entry when the first count reaches a threshold.

    摘要翻译： 公开了一种用于清除中间高速缓存中的脏数据的方法。 当脏数据存储在L2高速缓存中时，包含存储器地址和数据类的脏数据通知由级别2（L2）高速缓存发送到帧缓冲器逻辑。 数据类可能包括首先驱逐，最后驱逐正常和驱逐。 在一个实施例中，属于第一数据类别的数据是具有很少重用潜力的光栅操作数据。 帧缓冲器逻辑使用通知排序器来组织脏数据通知，其中通知分类器中的条目存储DRAM存储体页面编号，具有驻留脏数据的高速缓存行的第一计数和具有居民驱逐器的第一高速缓存行计数 与该DRAM库相关联的脏数据。 当第一计数达到阈值时，帧缓冲器逻辑发送与条目相关联的脏数据。

    Storing dynamically sized buffers within a cache
    10.
    发明授权
    Storing dynamically sized buffers within a cache 有权
    在缓存中存储动态大小的缓冲区

    公开(公告)号：US08504773B1

    公开(公告)日：2013-08-06

    申请号：US12326764

    申请日：2008-12-02

    申请人： David B. Glasco ,  Peter B. Holmqvist ,  George R. Lynch ,  Patrick R. Marchand ,  James Roberts

    发明人： David B. Glasco ,  Peter B. Holmqvist ,  George R. Lynch ,  Patrick R. Marchand ,  James Roberts

    IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28 ,  G06F9/46

    CPC分类号： G06F15/167

    摘要： A system and method for buffering intermediate data in a processing pipeline architecture stores the intermediate data in a shared cache that is coupled between one or more pipeline processing units and an external memory. The shared cache provides storage that is used by multiple pipeline processing units. The storage capacity of the shared cache is dynamically allocated to the different pipeline processing units as needed, to avoid stalling the upstream units, thereby improving overall system throughput.

    摘要翻译： 用于缓冲处理流水线架构中的中间数据的系统和方法将中间数据存储在耦合在一个或多个流水线处理单元和外部存储器之间的共享高速缓存中。 共享缓存提供多个流水线处理单元使用的存储。 共享缓存的存储容量根据需要动态分配给不同的流水线处理单元，以避免停止上游单元，从而提高整体系统吞吐量。