公开(公告)号：US20100127745A1

公开(公告)日：2010-05-27

申请号：US12275406

申请日：2008-11-21

申请人： Yin-Tsung Hwang ,  Jin-Fa Lin ,  Wei-Rong Ciou ,  Ming-Hwa Sheu

发明人： Yin-Tsung Hwang ,  Jin-Fa Lin ,  Wei-Rong Ciou ,  Ming-Hwa Sheu

IPC分类号： H03K3/356

CPC分类号： H03K3/35625 ,  H03K3/012

摘要： A double-triggered logic circuit is a composite circuitry consisting of a plurality of PMOS, NMOS, inverters and a signal line. It includes an AND logic circuit and a XNOR logic circuit to generate an adjustable pulse mode to solve the problem of threshold voltage loss.

摘要翻译： 双触发逻辑电路是由多个PMOS，NMOS，反相器和信号线组成的复合电路。 它包括AND逻辑电路和XNOR逻辑电路，用于产生可调脉冲模式，以解决阈值电压损失的问题。

公开(公告)号：US07714627B1

公开(公告)日：2010-05-11

申请号：US12275406

申请日：2008-11-21

申请人： Yin-Tsung Hwang ,  Jin-Fa Lin ,  Wei-Rong Ciou ,  Ming-Hwa Sheu

发明人： Yin-Tsung Hwang ,  Jin-Fa Lin ,  Wei-Rong Ciou ,  Ming-Hwa Sheu

IPC分类号： H03K3/00

CPC分类号： H03K3/35625 ,  H03K3/012

摘要： A double-triggered logic circuit is a composite circuitry consisting of a plurality of PMOS, NMOS, inverters and a signal line. It includes an AND logic circuit and a XNOR logic circuit to generate an adjustable pulse mode to solve the problem of threshold voltage loss.

摘要翻译： 双触发逻辑电路是由多个PMOS，NMOS，反相器和信号线组成的复合电路。 它包括AND逻辑电路和XNOR逻辑电路，用于产生可调脉冲模式，以解决阈值电压损失的问题。

公开(公告)号：US20110254605A1

公开(公告)日：2011-10-20

申请号：US12759931

申请日：2010-04-14

申请人： Jin-Fa Lin ,  Yin-Tsung Hwang ,  Ming-Hwa Sheu

发明人： Jin-Fa Lin ,  Yin-Tsung Hwang ,  Ming-Hwa Sheu

IPC分类号： H03K3/00

CPC分类号： H03K21/10 ,  H03K23/667

摘要： A high speed dual modulus prescaler aims to be used on a frequency synthesizer of wireless communication systems to divide frequency of input signals. The high speed dual modulus prescaler includes a first D flip-flop, a second D flip-flop and a main control transistor. The main control transistor switches connection of the first D flip-flop and second D flip-flop. The main control transistor provides an OR gate state and an AND gate state to form an OR gate circuit and an AND gate circuit in the prescaler. Thereby the number of transistors in the prescaler can be reduced to increase operation speed and lower power consumption.

摘要翻译： 高速双模预分频器旨在用于无线通信系统的频率合成器，以分频输入信号的频率。 高速双模预分频器包括第一D触发器，第二D触发器和主控晶体管。 主控晶体管切换第一D触发器和第二D触发器的连接。 主控晶体管提供或门状态和与门状态，以在预分频器中形成或门电路和与门电路。 从而可以减少预分频器中的晶体管数量，从而提高运算速度和降低功耗。

公开(公告)号：US07508233B2

公开(公告)日：2009-03-24

申请号：US11699971

申请日：2007-01-31

申请人： Jin-Fa Lin ,  Yin-Tsung Hwang ,  Ming-Hwa Sheu ,  Cheng-Che Ho

发明人： Jin-Fa Lin ,  Yin-Tsung Hwang ,  Ming-Hwa Sheu ,  Cheng-Che Ho

IPC分类号： H03K19/173 ,  G06F7/38

CPC分类号： G06F7/501

摘要： In a full-adder of complementary carry logic voltage compensation, two input terminals of a first multiplexer are connected to a carry input and a carry inverted phase input respectively; an add signal is connected to a select signal; an input terminal of a first inverter is connected to an output signal of the first multiplexer. Two input terminals of a second multiplexer output an addend and a summand; an output signal of the first inverter is selected; an output terminal of the second multiplexer produces a carry signal; an input terminal of the second inverter is connected to an output signal of the second multiplexer for producing a carry inverted phase signal; two input terminals of a third multiplexer input the summand and carry inverted phase signal; an output signal of the first inverter is a select signal; and an output terminal of the third multiplexer produces a sum signal.

摘要翻译： 在互补进位逻辑电压补偿的全加器中，第一多路复用器的两个输入端分别连接到进位输入和进位反相输入端; 加法信号连接到选择信号; 第一反相器的输入端连接到第一多路复用器的输出信号。 第二多路复用器的两个输入端输出加法和加法器; 选择第一反相器的输出信号; 第二多路复用器的输出端产生进位信号; 第二反相器的输入端子连接到第二多路复用器的输出信号，用于产生进位反相信号; 第三多路复用器的两个输入端输入加法器并传送反相信号; 第一反相器的输出信号是选择信号; 并且第三多路复用器的输出端产生和信号。

公开(公告)号：US20080183784A1

公开(公告)日：2008-07-31

申请号：US11699971

申请日：2007-01-31

申请人： Jin-Fa Lin ,  Yin-Tsung Hwang ,  Ming-Hwa Sheu ,  Cheng-Che Ho

发明人： Jin-Fa Lin ,  Yin-Tsung Hwang ,  Ming-Hwa Sheu ,  Cheng-Che Ho

IPC分类号： G06F7/38

CPC分类号： G06F7/501

摘要： In a full-adder of complementary carry logic voltage compensation, two input terminals of a first multiplexer are connected to a carry input and a carry inverted phase input respectively; an add signal is connected to a select signal; an input terminal of a first inverter is connected to an output signal of the first multiplexer. Two input terminals of a second multiplexer output an addend and a summand; an output signal of the first inverter is selected; an output terminal of the second multiplexer produces a carry signal; an input terminal of the second inverter is connected to an output signal of the second multiplexer for producing a carry inverted phase signal; two input terminals of a third multiplexer input the summand and carry inverted phase signal; an output signal of the first inverter is a select signal; and an output terminal of the third multiplexer produces a sum signal.

摘要翻译： 在互补进位逻辑电压补偿的全加器中，第一多路复用器的两个输入端分别连接到进位输入和进位反相输入端; 加法信号连接到选择信号; 第一反相器的输入端连接到第一多路复用器的输出信号。 第二多路复用器的两个输入端输出加法和加法器; 选择第一反相器的输出信号; 第二多路复用器的输出端产生进位信号; 第二反相器的输入端子连接到第二多路复用器的输出信号，用于产生进位反相信号; 第三多路复用器的两个输入端输入加法器并传送反相信号; 第一反相器的输出信号是选择信号; 并且第三多路复用器的输出端产生和信号。

公开(公告)号：US07961024B1

公开(公告)日：2011-06-14

申请号：US12692976

申请日：2010-01-25

申请人： Jin-Fa Lin ,  Yu-Ru Cho ,  Ming-Hwa Sheu

发明人： Jin-Fa Lin ,  Yu-Ru Cho ,  Ming-Hwa Sheu

IPC分类号： H03K3/356

CPC分类号： H03K3/356173 ,  H03K3/012

摘要： A low power pulse-triggered flip-flop comprises a latch containing a first conductive line and a first connection point and a pulse generator linking to the latch. The pulse generator includes a first N-transistor, a second N-transistor, a third N-transistor, a first inverter and a first P-transistor located on the first conductive line. The first N-transistor is connected to the first connection point and first conductive line. The second N-transistor and the third N-transistor are connected to the first conductive line, a second conductive line and a third conductive line. The first inverter is connected to the second conductive line. The present invention aims to reduce leakage power in a high level fabrication process, and can save power consumption and power-delay-product more than 17% over the conventional pulse triggered flip-flop, and also provides a smaller size of total transistors to lower average leakage current power consumption by 2.4 times.

摘要翻译： 低功率脉冲触发触发器包括包含第一导线和第一连接点的锁存器以及连接到锁存器的脉冲发生器。 脉冲发生器包括位于第一导线上的第一N晶体管，第二N晶体管，第三N晶体管，第一反相器和第一P晶体管。 第一N晶体管连接到第一连接点和第一导线。 第二N晶体管和第三N晶体管连接到第一导线，第二导线和第三导线。 第一反相器连接到第二导线。 本发明旨在降低高级制造工艺中的泄漏功率，并且可以比常规脉冲触发触发器节省功率消耗和功率延迟产品超过17％，并且还提供更小尺寸的总晶体管以降低 平均漏电电流消耗2.4倍。