公开(公告)号：US4897801A

公开(公告)日：1990-01-30

申请号：US85768

申请日：1987-08-17

申请人： Yoshiharu Kazama ,  Motonobu Nagafuji

发明人： Yoshiharu Kazama ,  Motonobu Nagafuji

IPC分类号： G06F3/048 ,  G06F3/023 ,  G06F3/14 ,  G09G5/14

CPC分类号： G09G5/14 ,  G06F3/0489

摘要： In a display terminal equipment, a display device and a plurality of input devices are connected to a controller. Each input device is operated by an operator for inputting information. The controller controls the information entered from a different input device to be displayed on a different display area of the display device. It becomes possible for a plurality of operators to share a single display device and a single display terminal equipment while handling his or her own input device at the same time.

摘要翻译： 在显示终端设备中，显示设备和多个输入设备连接到控制器。 每个输入设备由操作者操作以输入信息。 控制器控制从不同输入设备输入的信息，以显示在显示设备的不同显示区域上。 在同时处理他或她自己的输入设备的同时，多个操作者可以共享单个显示设备和单个显示终端设备。

公开(公告)号：US4456955A

公开(公告)日：1984-06-26

申请号：US294053

申请日：1981-08-18

申请人： Tomoatsu Yanagita ,  Motonobu Nagafuji

发明人： Tomoatsu Yanagita ,  Motonobu Nagafuji

IPC分类号： G06F7/38 ,  G06F7/00 ,  G06F7/48 ,  G06F7/493 ,  G06F7/50 ,  G06F7/506 ,  G06F7/76 ,  G06F9/30 ,  G06F9/302 ,  G06F9/34 ,  G06F13/00

CPC分类号： G06F9/3001 ,  G06F7/48 ,  G06F7/49936

摘要： A data processing system has an arithmetic operating unit to process a plurality of bytes at a time and carries out an arithmetic operation on first and second operands each starting from any desired address on a main memory and having any desired number of byte length. The second operand is aligned to an operand position of the first operand and the aligned second operand is supplied to the operating unit while the first operand is supplied as it is to the operating unit. Since the second operand is aligned to the operand position of the first operand before it is processed in the operating unit, the number of times of alignment is reduced.

摘要翻译： 数据处理系统具有算术运算单元，用于一次处理多个字节，并对从主存储器上的任何所需地址开始并且具有任何期望数量的字节长度的第一和第二操作数执行算术运算。 第二操作数与第一操作数的操作数位置对齐，并且将对准的第二操作数提供给操作单元，同时将第一操作数原样提供给操作单元。 由于第二操作数在操作单元处理之前与第一操作数的操作数位置对齐，因此减少对准次数。

公开(公告)号：US4677582A

公开(公告)日：1987-06-30

申请号：US484846

申请日：1983-04-14

申请人： Motonobu Nagafuji

发明人： Motonobu Nagafuji

IPC分类号： G06F9/38 ,  G06F7/50 ,  G06F7/508 ,  G06F9/302 ,  G06F7/38

CPC分类号： G06F7/50 ,  G06F9/30014

摘要： An operation processing apparatus executes an instruction accompanied by addition/subtraction for one word and halfword operands at a high speed. An expander expands the sign of a second operand in its upper halfword bits to produce an expanded second operand having the same length as that of a first operand. An arithmetic unit operates the first operand and the expanded second operand.

摘要翻译： 操作处理装置以高速对一个字和半字操作数执行伴随加/减的指令。 扩展器以其上半字比特扩展第二操作数的符号，以产生具有与第一操作数相同长度的扩展的第二操作数。 算术单元操作第一操作数和扩展的第二操作数。

公开(公告)号：US4542476A

公开(公告)日：1985-09-17

申请号：US404648

申请日：1982-08-03

申请人： Motonobu Nagafuji

发明人： Motonobu Nagafuji

IPC分类号： G06F7/00 ,  G06F7/48 ,  G06F7/491 ,  G06F7/57 ,  G06F7/76 ,  G06F7/38

CPC分类号： G06F7/491 ,  G06F7/57 ,  G06F2207/3816

摘要： An arithmetic logic unit processes a variable operand length instruction such as a decimal arithmetic operation instruction, a plurality of bytes at a time using a multi-byte depth arithmetic operation unit. Multi-byte data including first and second operands are supplied to the arithmetic logic unit through a suppressing circuit. The suppressing circuit suppresses unnecessary bytes other than operand bytes and suppresses all of the bytes of one of the operands when the one operand has been exhausted.

摘要翻译： 算术逻辑单元使用多字节深度算术运算单元一次处理诸如十进制运算指令，多个字节的可变操作数长度指令。 包括第一和第二操作数的多字节数据通过抑制电路提供给算术逻辑单元。 抑制电路抑制除操作数字节之外的不必要字节，并且当一个操作数已用尽时，抑制其中一个操作数的所有字节。