公开(公告)号：US20070103189A1

公开(公告)日：2007-05-10

申请号：US11585615

申请日：2006-10-24

申请人： Young-Uk Chang ,  Dong-Ho Hyun ,  Seok-Won Hwang

发明人： Young-Uk Chang ,  Dong-Ho Hyun ,  Seok-Won Hwang

IPC分类号： H03K19/003

CPC分类号： G01R31/318572 ,  G01R31/3172 ,  H04L25/0298

摘要： A semiconductor device, a test system and a method of testing an on die termination (ODT) circuit are disclosed. The semiconductor device includes an ODT circuit, a termination impedance control circuit and a boundary scan circuit. The termination impedance control circuit generates termination impedance control signals in response to a test mode command. The ODT circuit is coupled to the plurality of input/output pads and generates a plurality of termination impedances in response to the impedance control signals. The boundary scan circuit stores the termination impedances to output the stored termination impedances. Thus, the semiconductor device may test an ODT circuit accurately by using a smaller number of pins and may reduce a required time for testing the semiconductor device.

摘要翻译： 公开了半导体器件，测试系统和测试芯片端接（ODT）电路的方法。 半导体器件包括ODT电路，终端阻抗控制电路和边界扫描电路。 终端阻抗控制电路响应于测试模式命令产生终止阻抗控制信号。 ODT电路耦合到多个输入/输出焊盘，并且响应于阻抗控制信号产生多个终端阻抗。 边界扫描电路存储终端阻抗以输出存储的终端阻抗。 因此，半导体器件可以通过使用较少数量的引脚来精确地测试ODT电路，并且可以减少测试半导体器件所需的时间。

公开(公告)号：US07612578B2

公开(公告)日：2009-11-03

申请号：US11585615

申请日：2006-10-24

申请人： Young-Uk Chang ,  Dong-Ho Hyun ,  Seok-Won Hwang

发明人： Young-Uk Chang ,  Dong-Ho Hyun ,  Seok-Won Hwang

IPC分类号： H03K17/16 ,  H03K19/003 ,  G06F13/00

CPC分类号： G01R31/318572 ,  G01R31/3172 ,  H04L25/0298

摘要： A semiconductor device, a test system and a method of testing an on die termination (ODT) circuit are disclosed. The semiconductor device includes an ODT circuit, a termination impedance control circuit and a boundary scan circuit. The termination impedance control circuit generates termination impedance control signals in response to a test mode command. The ODT circuit is coupled to the plurality of input/output pads and generates a plurality of termination impedances in response to the impedance control signals. The boundary scan circuit stores the termination impedances to output the stored termination impedances. Thus, the semiconductor device may test an ODT circuit accurately by using a smaller number of pins and may reduce a required time for testing the semiconductor device.

摘要翻译： 公开了半导体器件，测试系统和测试芯片端接（ODT）电路的方法。 半导体器件包括ODT电路，终端阻抗控制电路和边界扫描电路。 终端阻抗控制电路响应于测试模式命令产生终止阻抗控制信号。 ODT电路耦合到多个输入/输出焊盘，并且响应于阻抗控制信号产生多个终端阻抗。 边界扫描电路存储终端阻抗以输出存储的终端阻抗。 因此，半导体器件可以通过使用较少数量的引脚来精确地测试ODT电路，并且可以减少测试半导体器件所需的时间。

公开(公告)号：US07707469B2

公开(公告)日：2010-04-27

申请号：US11892846

申请日：2007-08-28

申请人： Woo-Jin Lee ,  Seok-Won Hwang

发明人： Woo-Jin Lee ,  Seok-Won Hwang

IPC分类号： G11C29/00

CPC分类号： G11C29/02 ,  G11C29/022 ,  G11C29/025

摘要： Example embodiments relate to a memory test system having a semiconductor memory device, a coupling circuit and a tester. The semiconductor memory device may include a plurality of first output nodes and a plurality of second output nodes. The first output nodes may be connected to respective first on-die termination circuits that may not be tested, and the second output nodes may be connected to second on-die termination circuits that may be tested. The semiconductor memory device may be configured to generate test signals of the second on-die termination circuits and to provide the test signals to the second output nodes. The coupling circuit may be configured to connect the first output nodes and the second output nodes to communication channels, respectively. The tester may be configured to test a logic state of the test signals of the communication channels.

摘要翻译： 示例实施例涉及具有半导体存储器件，耦合电路和测试器的存储器测试系统。 半导体存储器件可以包括多个第一输出节点和多个第二输出节点。 第一输出节点可以连接到可能不被测试的相应的第一片上终端电路，并且第二输出节点可以连接到可以被测试的第二片上终端电路。 半导体存储器件可以被配置为产生第二片上终端电路的测试信号，并将测试信号提供给第二输出节点。 耦合电路可以被配置为分别将第一输出节点和第二输出节点连接到通信信道。 测试器可以被配置为测试通信信道的测试信号的逻辑状态。

公开(公告)号：US20070101225A1

公开(公告)日：2007-05-03

申请号：US11581233

申请日：2006-10-16

申请人： Gil-Shin Moon ,  Seok-Won Hwang

发明人： Gil-Shin Moon ,  Seok-Won Hwang

IPC分类号： G06F11/00 ,  G01R31/28

CPC分类号： G11C29/40 ,  G11C29/10

摘要： A circuit for testing a semiconductor memory device includes a data comparator and a signal aligner. The data comparator compares a first output data and a second output data provided from an output buffer circuit. The data comparator determines whether logical states of the first output data and the second output data are identical to generate a comparison signal. The signal aligner aligns the first output data and the comparison signal, and generates a plurality of test signals in response to a clock signal. The test signals includes an even bit test data, an odd bit test data, an even bit comparison test data and an odd bit comparison test data. The even bit data and the odd bit data are simultaneously tested by using one pattern, and a correct test result is yielded even when test data are all inverted.

摘要翻译： 用于测试半导体存储器件的电路包括数据比较器和信号对准器。 数据比较器比较从输出缓冲器电路提供的第一输出数据和第二输出数据。 数据比较器确定第一输出数据和第二输出数据的逻辑状态是否相同以产生比较信号。 信号对准器对准第一输出数据和比较信号，并且响应于时钟信号产生多个测试信号。 测试信号包括偶位测试数据，奇数位测试数据，偶位比较测试数据和奇位比较测试数据。 偶数位数据和奇数位数据通过使用一种模式同时进行测试，即使测试数据全部反转也能产生正确的测试结果。