公开(公告)号：US07506296B1

公开(公告)日：2009-03-17

申请号：US11406929

申请日：2006-04-18

申请人： Zahir Parpia ,  Khai Q. Nguyen ,  Xiaobao Wang

发明人： Zahir Parpia ,  Khai Q. Nguyen ,  Xiaobao Wang

IPC分类号： G06F17/50

CPC分类号： G06F17/5054

摘要： A logic design system is provided for designing programmable logic device integrated circuits with minimized predriver power consumption. The logic design system identifies predriver circuits that can operate satisfactorily at reduced predriver power supply levels. One or more reduced predriver power supply levels for powering the predriver circuits are identified by the logic design system. The predriver power supply levels that are identified can be different than a maximum allowable power supply voltage used for powering input-output circuitry on the programmable logic device integrated circuit. There may be multiple blocks of predriver circuitry, each of which is powered using a potentially different predriver power supply voltage. The logic design system uses on-screen options to accept user-supplied settings related to minimizing predriver power consumption.

摘要翻译： 提供了一种用于设计可编程逻辑器件集成电路的逻辑设计系统，具有最小的预驱动器功耗。 逻辑设计系统识别能够以降低的预驱动电源电平令人满意地运行的预驱动电路。 用于为预驱动电路供电的一个或多个减少的预驱动电源电平由逻辑设计系统识别。 识别的预驱动电源电平可以与用于为可编程逻辑器件集成电路上的输入输出电路供电的最大允许电源电压不同。 可能有多个预驱动电路块，每个都使用潜在不同的预驱动电源电压供电。 逻辑设计系统使用屏幕选项来接受用户提供的设置，以最大限度地减少前驱功耗。

公开(公告)号：US08704549B1

公开(公告)日：2014-04-22

申请号：US13464869

申请日：2012-05-04

申请人： Zahir Parpia ,  Chris Wysocki

发明人： Zahir Parpia ,  Chris Wysocki

IPC分类号： H03K19/173

CPC分类号： G05F1/46 ,  H03K19/0016 ,  H03K19/0175 ,  H03K19/17736

摘要： Programmable integrated circuits with configurable logic circuitry and routing resources are provided. Portions of the routing resources on a programmable integrated circuit may be used in implementing a desired user-specified custom logic function, whereas other portions of the routing resources on the programmable integrated circuit may be unused. The unused routing resources may include adjacent pairs of routing paths. These paths may be coupled to control circuitry configured to drive the routing paths to desired voltage levels to provide an optimal amount of decoupling capacitance. In one suitable arrangement, two adjacent routing paths may both be driven to a positive power supply voltage level. In another suitable arrangement, the two adjacent routing paths may be driven to the positive power supply voltage level and a ground power supply voltage level, respectively.

摘要翻译： 提供了具有可配置逻辑电路和路由资源的可编程集成电路。 可编程集成电路上的路由资源的部分可以用于实现期望的用户指定的定制逻辑功能，而可编程集成电路上的路由资源的其他部分可能未被使用。 未使用的路由资源可以包括相邻的路由路由对。 这些路径可以耦合到被配置为将路由路径驱动到期望的电压电平以提供最佳量的去耦电容的控制电路。 在一个合适的布置中，两个相邻的路由路径都可以被驱动到正电源电压电平。 在另一种合适的布置中，两个相邻路由路径可分别被驱动到正电源电压电平和地电源电压电平。

公开(公告)号：US08661386B1

公开(公告)日：2014-02-25

申请号：US12231826

申请日：2008-09-05

申请人： Zahir Parpia ,  David Lewis

发明人： Zahir Parpia ,  David Lewis

IPC分类号： G06F17/50

CPC分类号： G06F17/5036 ,  G06F2217/84

摘要： A method for performing static timing analysis includes generating current source driver models for components in a system operating at a supply voltage during a simulation of a path. A delay value for the path is derived from the simulation using the current source driver models for components along the path.

摘要翻译： 用于执行静态时序分析的方法包括为在路径的模拟期间以电源电压工作的系统中的组件生成用于组件的电流源驱动器模型。 该路径的延迟值是从使用当前源驱动器模型的路径的组件的模拟得出的。

公开(公告)号：US08468487B1

公开(公告)日：2013-06-18

申请号：US12386739

申请日：2009-04-22

申请人： Zahir Parpia ,  Chris Wysocki ,  Vaughn Betz

发明人： Zahir Parpia ,  Chris Wysocki ,  Vaughn Betz

IPC分类号： G06F17/50

CPC分类号： G06F17/5054 ,  G06F17/5077

摘要： A method for designing a system on a field programmable gate array (FPGA) includes routing one or more booster wires alongside an interconnect to reduce a delay of a signal being transmitted on the interconnect. According to one aspect of the present invention, the routing of the one or more booster wires is performed in response to determining that a timing requirement of the system has not been met.

摘要翻译： 用于在现场可编程门阵列（FPGA）上设计系统的方法包括在互连旁边布置一个或多个升压线，以减少在互连上传输的信号的延迟。 根据本发明的一个方面，响应于确定尚未满足系统的定时要求，执行一个或多个升压线的路由。