公开(公告)号：US20130326101A1

公开(公告)日：2013-12-05

申请号：US13997651

申请日：2011-12-22

申请人： Zhen Fang ,  Xiaowei Jiang ,  Shihari Makineni ,  Ramesh G. Illikkal ,  Ravishankar Iyer

发明人： Zhen Fang ,  Xiaowei Jiang ,  Shihari Makineni ,  Ramesh G. Illikkal ,  Ravishankar Iyer

IPC分类号： G06F13/24

CPC分类号： G06F9/3016 ,  G06F9/327 ,  G06F9/3861 ,  G06F9/4806 ,  G06F9/4812 ,  G06F13/24

摘要： An instruction pipeline implemented on a semiconductor chip is described. The semiconductor chip includes an execution unit having the following to execute an interrupt handling instruction. Storage circuitry to hold different sets of micro-ops where each set of micro-ops is to handle a different interrupt. First logic circuitry to execute a set of said sets of micro-ops to handle an interrupt that said set is designed for. Second logic circuitry to return program flow to an invoking program upon said first logic circuitry having handled said interrupt.

摘要翻译： 描述了在半导体芯片上实现的指令流水线。 半导体芯片包括执行单元，以执行中断处理指令。 存储电路用于保存不同组的微操作，其中每组微操作都要处理不同的中断。 第一逻辑电路，用于执行一组所述微操作组，以处理所述集合设计的中断。 第二逻辑电路，用于在所述第一逻辑电路处理所述中断时将程序流返回到调用程序。