公开(公告)号：US07167025B1

公开(公告)日：2007-01-23

申请号：US10883051

申请日：2004-06-30

申请人： Herman Schmit ,  Michael Butts ,  Brad L. Hutchings ,  Steven Teig

发明人： Herman Schmit ,  Michael Butts ,  Brad L. Hutchings ,  Steven Teig

IPC分类号： H01L25/00 ,  H03K19/173 ,  H03K5/01 ,  H03K17/50 ,  G06F7/38

CPC分类号： G06F17/5068 ,  H03K19/17748 ,  H03K19/17752 ,  H03K19/17776

摘要： Some embodiments of the invention provide a configurable integrated circuit (IC). The IC includes at least fifty configurable circuits arranged in an array having a plurality of rows and a plurality of columns. Each configurable circuit for configurably performing a set of operations. At least a first configurable circuit reconfigures at a first reconfiguration rate. The first configurable circuit performs a different operation each time the first configurable circuit is reconfigured. The reconfiguration of the first configurable circuit does not follow any sequential progression through the set of operations of the first configurable circuit.

摘要翻译： 本发明的一些实施例提供了一种可配置的集成电路（IC）。 IC包括布置在具有多个行和多个列的阵列中的至少五十个可配置电路。 每个可配置电路，用于可配置地执行一组操作。 至少第一可配置电路以第一重新配置速率重新配置。 第一可配置电路在每次重新配置第一可配置电路时执行不同的操作。 第一可配置电路的重新配置不遵循通过第一可配置电路的一组操作的任何顺序进行。

公开(公告)号：US07133819B1

公开(公告)日：2006-11-07

申请号：US09783246

申请日：2001-02-13

申请人： Michael D. Hutton

发明人： Michael D. Hutton

IPC分类号： G06F17/50 ,  H03K17/50 ,  H03K19/00

CPC分类号： G06F17/5072 ,  G06F17/5031

摘要： Provided is a method for estimating delay data comprising receiving an electronic representation of a source electronic design, estimating the criticality of connections which have not yet been placed across a boundary based on statistical data received from at least one other design and revising the design in a manner that biases the design towards a state in which connections with the highest criticality have their delays minimized. A statistical estimate is generated for uncut connections on a path in a partially placed source design comprising receiving at least one source design, partitioning the design, and generating statistical data corresponding to each type of partitioning cut.

摘要翻译： 提供了一种用于估计延迟数据的方法，包括接收源电子设计的电子表示，基于从至少一个其他设计接收的统计数据估计尚未跨越边界的连接的关键性，并且修改设计在 将设计偏向于具有最高关键性的连接将其延迟最小化的状态。 对部分放置的源设计中的路径上的未切割连接生成统计估计，包括接收至少一个源设计，划分设计，以及生成对应于每种类型的分区划分的统计数据。

公开(公告)号：US5327018A

公开(公告)日：1994-07-05

申请号：US969414

申请日：1992-10-30

申请人： Thierry Karlisch ,  Jacek Kowalski ,  Patrice Peyret

发明人： Thierry Karlisch ,  Jacek Kowalski ,  Patrice Peyret

IPC分类号： G06K17/00 ,  G06F13/40 ,  G06K19/07 ,  H04L25/02 ,  H03K17/50

CPC分类号： H04L25/028 ,  G06F13/4072 ,  H04L25/0292

摘要： The invention concerns interface circuits for chip card readers. It consists of providing link connections between this circuit and the reader, these connections being identical to those established between the circuit and the chip card. An internal switch (102) in the circuit is used to link these connections together, or to a control register (101), which is internal to the circuit, and actuated by an additional control connection. With the invention, it is possible to limit the number of connections between the circuit and the reader and to control the circuit with a software interface which is identical to the control interface of a chip card.

摘要翻译： 本发明涉及用于芯片读卡器的接口电路。 它包括在该电路和读取器之间提供链路连接，这些连接与电路和芯片卡之间建立的连接相同。 电路中的内部开关（102）用于将这些连接连接在一起，或者连接到电路内部并由附加控制连接驱动的控制寄存器（101）。 利用本发明，可以限制电路和读取器之间的连接数，并且可以利用与芯片卡的控制接口相同的软件接口来控制电路。