公开(公告)号：WO02071249A9

公开(公告)日：2003-04-10

申请号：PCT/EP0202403

申请日：2002-03-05

Applicant: PACT INF TECH GMBH ,  VORBACH MARTIN ,  BAUMGARTE VOLKER ,  NUECKEL ARMIN DR ,  MAY FRANK

Inventor： VORBACH MARTIN ,  BAUMGARTE VOLKER ,  NUECKEL ARMIN DR ,  MAY FRANK

IPC: G06F7/00 ,  G06F1/08 ,  G06F1/10 ,  G06F1/32 ,  G06F5/06 ,  G06F9/54 ,  G06F15/78 ,  G06F15/80 ,  H03K19/177

CPC classification number: G06F8/447 ,  G06F15/7867 ,  H03K19/177

Abstract: The invention relates to procedures and methods for administering and transferring data within multi-dimensional systems consisting of transmitters and receivers. The division of a data stream into several independent branches and the subsequent combination sequential collection of the individual branches to form a data stream can be carried out in a simple manner. The individual data streams are re-combined in a correct time sequence. Said inventive method is particularly useful for processing re-entrant codes and is suitable for configurable architectures wherein efficient control of the configuration and reconfiguration is highly important.

Abstract translation: 本发明beschriebt管理和发射器和接收的多维数组内的数据的传输的程序和方法。 分割的数据流分割成多个独立的分支，并且各个分支到的数据流的随后合并为易于进行，与单独的数据流以正确的时间顺序重新组合。 特别是用于reentrantem代码的处理，这个过程是特别重要的。 为可配置的架构，以有效地管理配置和重新配置需要特别注意所描述的方法是特别合适的。

公开(公告)号：WO2002071248A2

公开(公告)日：2002-09-12

申请号：PCT/EP2002/002398

申请日：2002-03-05

Applicant: PACT INFORMATIONSTECHNOLOGIE GMBH ,  VORBACH, Martin

Inventor： VORBACH, Martin

IPC: G06F15/80

CPC classification number: G06F8/447 ,  G06F15/17 ,  G06F15/7867 ,  H03K19/177

Abstract: Einem rekonfigurierbaren Baustein (VPU) werden an den Eingängen und/oder Ausgängen Speicher zugeordnet, um eine Entkopplung der internen Datenverarbeitung und i.b. der Rekonfigurationszyklen von den externen Datenströmen (zu/von Peripherie, Speichern etc) zu erreichen.

Abstract translation: 可重新配置模块（VPU）被分配给所述输入和/或输出存储到内部数据处理和I.B.的去耦 （从外围设备，存储等，以/）的外部数据流的重新配置周期来实现的。

公开(公告)号：WO99056394A1

公开(公告)日：1999-11-04

申请号：PCT/US1999/007484

申请日：1999-04-05

IPC: H03K19/177

CPC classification number: H03K19/177 ,  G06F15/7867

Abstract: An interface design for a hybrid IC that utilizes dedicated interface tracks to allow signals to interface distributively with the logic blocks of the FPGA portion providing for faster and more efficient communication between the FPGA and ASIC portions of the hybrid IC.

Abstract translation: 用于混合IC的接口设计，其利用专用接口轨道来允许信号与FPGA部分的逻辑块分布地接口，从而提供混合IC的FPGA和ASIC部分之间的更快更有效的通信。

公开(公告)号：WO2019101660A1

公开(公告)日：2019-05-31

申请号：PCT/EP2018/081673

申请日：2018-11-19

Applicant: KATHOLIEKE UNIVERSITEIT LEUVEN ,  ECOLE POLYTHECHNIQUE FÉDÉRALE DE LAUSANNE (EPFL) ,  UNIVERSITÀ DELLA SVIZZERA ITALIANA

Inventor： MENTENS, Nele ,  REGAZZONI, Francesco ,  CHARBON, Edoardo

IPC: H03K19/177

CPC classification number: H03K19/17768 ,  H03K19/177

Abstract: The present invention relates to a reconfigurable logic circuit comprising - a first, second and third switching circuit arranged for receiving a first input bit, a second input bit and a third input bit, respectively, and each arranged for being configured in a mode wherein the corresponding input bit is passed on or in a mode wherein a fixed logical zero or one is passed on, - a first exclusive OR logic block operable on the outputs of said first, second and third switching circuit and arranged to output a sum bit, - a fourth, fifth and sixth switching circuit arranged for receiving a fourth input bit, a fifth input bit and a sixth input bit and arranged for being configured in a mode wherein the corresponding input bit is passed on or in a mode wherein a fixed logical zero or one is passed on, - a first, second and third AND logic block, each arranged for receiving a different pair of the outputs of said fourth, fifth and sixth switching circuit, - a second exclusive OR logic block operable on the outputs of said first, second and third AND logic block and arranged to produce a carry output bit.

公开(公告)号：WO2019087728A1

公开(公告)日：2019-05-09

申请号：PCT/JP2018/037988

申请日：2018-10-11

Applicant: 日立オートモティブシステムズ株式会社

Inventor： 鳥羽　忠信 ,  新保　健一 ,  植田　泰輔 ,  坂本　英之 ,  中村　敏明

IPC: G06F8/654 ,  G06F15/78 ,  H03K19/177

CPC classification number: G06F8/654 ,  G06F15/78 ,  H03K19/177

Abstract: 電子制御装置は、複数の論理回路を構成可能な再構成領域と、再構成領域に構成する論理回路を次々に決定し、決定した論理回路を示す回路指定情報を出力する制御処理部と、制御処理部が出力する回路指定情報を一時的に格納する命令記憶部と、命令記憶部に格納された回路指定情報が示す論理回路を書き込む再構成領域における領域を決定する再構成スケジューラ部と、再構成スケジューラ部が決定した領域に論理回路を構成する再構成制御部とを備える。

公开(公告)号：WO2019000318A1

公开(公告)日：2019-01-03

申请号：PCT/CN2017/090804

申请日：2017-06-29

Applicant: 广东高云半导体科技股份有限公司

Inventor： 朱璟辉 ,  高彬 ,  陈建光

IPC: G06F13/38

CPC classification number: H03K19/018507 ,  H03K17/223 ,  H03K19/177

Abstract: 一种兼容MIPI信号输出的通用接口电路，包括第一COMS信号输出模块(10)、LVDS信号输出模块(30)以及第二COMS信号输出模块(20)，LVDS信号输出模块(30)的MIPI信号使能输入端输入MIPI电平有效信号且第一COMS信号输出模块和第二COMS信号输出模块(20)的输出使能输入端均输入电平无效信号时，第一下拉模块(40)和第二下拉模块(50)根据MIPI电平有效信号处于工作状态，LVDS信号输出模块(30)向第一下拉模块(40)或者第二下拉模块(50)输出电流信号，以使第一信号输出端或者第二信号输出端的电压为预设电压值，实现了MIPI接口高速传输模式HS Mode的输出。

公开(公告)号：WO2018168264A1

公开(公告)日：2018-09-20

申请号：PCT/JP2018/004181

申请日：2018-02-07

Applicant: 富士通株式会社

Inventor： 清水　貴志 ,  渡部　康弘

IPC: G06F12/12 ,  G06F12/08 ,  H03K19/177

CPC classification number: G06F12/08 ,  G06F12/12 ,  H03K19/177

Abstract: 【課題】　プログラマブル部にプログラムされるデータ処理部によるメモリアクセスの特徴に応じて、キャッシュ効率を最適化する。 【解決手段】　情報処理装置は、データを記憶する記憶部と、データ処理部、キャッシュ制御切替部、キャッシュ制御部およびキャッシュメモリ部がプログラムされるプログラマブル部と、分析部と、決定部と、構成制御部とを有する。分析部は、データ処理部が発行するメモリアクセス要求に含まれるアクセスアドレスのパターンを分析する。決定部は、分析したアクセスアドレスのパターンに基づいて、プログラマブル部にプログラムするキャッシュ制御切替部の論理を決定する。構成制御部は、データ処理部、キャッシュメモリ部およびキャッシュ制御部をプログラマブル部にプログラムするとともに、決定部が決定したキャッシュ制御切替部をプログラマブル部にプログラムする。

公开(公告)号：WO2016194332A1

公开(公告)日：2016-12-08

申请号：PCT/JP2016/002495

申请日：2016-05-23

Applicant: 日本電気株式会社

Inventor： 崎村　昇 ,  辻　幸秀 ,  多田　あゆ香 ,  白　旭 ,  宮村　信 ,  根橋　竜介

IPC: H03K19/177 ,  G06F17/50 ,  H01L21/82

CPC classification number: G06F17/5054 ,  G06F17/50 ,  G06F17/505 ,  G06F17/5072 ,  G06F17/5077 ,  G06F2217/06 ,  G06F2217/78 ,  G11C7/22 ,  H01L21/82 ,  H03K19/003 ,  H03K19/177

Abstract: 抵抗変化素子で不良が発生しても救済が可能であり、信頼性を向上させることができる、プログラマブル論理集積回路を提供する。抵抗変化素子を備えるプログラマブル論理集積回路において、外部から入力される構成情報にしたがって抵抗変化素子の状態を変更するとき、制御手段により、読出し手段を用いて抵抗変化素子毎の状態を読み出し、書込み手段を用いて構成情報で示される状態と異なる抵抗変更素子の状態のみを変更する。

Abstract translation: 提供了一种可编程逻辑集成电路，其中即使在任何电阻可变元件中发生故障，补救也是可能的，因此已经实现了可靠性的提高。 在包括电阻可变元件的可编程逻辑集成电路中，当根据外部输入的配置信息来改变电阻可变元件的状态时，控制装置使用读取装置读取各个电阻可变元件的状态 ，然后使用写入装置来仅改变与由配置信息指示的状态不同的电阻变化元件的状态。

公开(公告)号：WO2016085544A1

公开(公告)日：2016-06-02

申请号：PCT/US2015/041916

申请日：2015-07-24

Applicant: CYPRESS SEMICONDUCTOR CORPORATION

Inventor： JOHAL, Jaskam Singh ,  HANCIOGLU, Erhan ,  LEONG, Renee ,  KUTZ, Harold ,  THIAGARAJAN, Eashwar ,  OZBEK, Onur

IPC: G06F15/80 ,  G06G7/06 ,  H03K19/177

CPC classification number: H03M1/1245 ,  G06G7/06 ,  G06G7/14 ,  G06G7/186 ,  H03G3/20 ,  H03H19/004 ,  H03K19/177 ,  H03M3/494

Abstract: A fingerprint sensing circuit, system, and method is disclosed. The fingerprint sensor maybe include a plurality of inputs coupled to a plurality of fingerprint sensing electrodes and to an analog front end. The analog front end may be configured to generate at least one digital value in response to a capacitance of at least one of the plurality of fingerprint sensing electrodes. Additionally, the analog front end may include a quadrature demodulation circuit to generate at least one demodulated value for processing by a channel engine. The channel engine may generate a capacitance result value that is based, in part, on the demodulated value and is stored in a memory.

Abstract translation: 公开了一种指纹感测电路，系统和方法。 指纹传感器可以包括耦合到多个指纹感测电极和模拟前端的多个输入。 模拟前端可以被配置为响应于多个指纹感测电极中的至少一个的电容而产生至少一个数字值。 此外，模拟前端可以包括正交解调电路，以产生用于由信道引擎进行处理的至少一个解调值。 信道引擎可以产生部分地基于解调值并且存储在存储器中的电容结果值。

公开(公告)号：WO2016048627A1

公开(公告)日：2016-03-31

申请号：PCT/US2015/048580

申请日：2015-09-04

Applicant: XILINX, INC.

Inventor： AHMAD, Sagheer ,  TAYLOR, Bradley, L. ,  ARBEL, Ygal

IPC: H03K19/003 ,  G06F15/78 ,  H03K19/177 ,  H03K19/007

CPC classification number: H03K19/003 ,  G06F15/7867 ,  H03K19/007 ,  H03K19/177 ,  H03K19/17764 ,  H03K19/17768

Abstract: A programmable IC (102, 302) is disclosed that includes a programmable logic sub-system (130, 330), a processing sub-system (110, 310), and a safety sub-system (120, 340). The programmable logic sub-system (130, 330) includes programmable logic circuits configured to form a hardware portion of a user design. The processing sub-system (110, 310) includes processing circuits (112, 312, 314, 316, 318) configured to execute a software portion of a user design. The safety sub-system is configured to perform a safety functions that detect and/or mitigate errors in circuits of the programmable IC (102, 302). The safety sub-system includes hard-wired circuits (122, 341 ) configured to perform hardware-based safety functions (123) for a first subset of circuits of the programmable IC. The safety sub-system also includes a processing circuit (124, 342) configured to execute software-based safety functions (125) for a second subset of circuits of the programmable IC.

Abstract translation: 公开了一种可编程IC（102,302），其包括可编程逻辑子系统（130,330），处理子系统（110,310）和安全子系统（120,340）。 可编程逻辑子系统（130,330）包括被配置为形成用户设计的硬件部分的可编程逻辑电路。 处理子系统（110,310）包括被配置为执行用户设计的软件部分的处理电路（112,312,314,316,318）。 安全子系统被配置为执行检测和/或减轻可编程IC（102,302）的电路中的错误的安全功能。 安全子系统包括被配置为对可编程IC的电路的第一子集执行基于硬件的安全功能（123）的硬连线电路（122,341）。 安全子系统还包括被配置为对可编程IC的第二电路子集执行基于软件的安全功能（125）的处理电路（124,342）。