公开(公告)号：WO2019091257A1

公开(公告)日：2019-05-16

申请号：PCT/CN2018/110012

申请日：2018-10-12

Applicant: 佛山市安齿生物科技有限公司

Inventor： 张春雨 ,  陈贤帅 ,  王亚玲

IPC: G06F17/50

CPC classification number: G06F17/5018 ,  G06F2217/78

Abstract: 一种牙种植体自动化有限元分析系统，其为一基于高级编程语言的服务集成应用平台，包括：互相连接并交互通讯的业务层和资源层，所述业务层设有：有限元分析类型选择业务、材料设置业务、载荷设置业务，所述资源层设有：有限元分析模块、服务程序，所述服务程序用于响应所述业务层的需求指令，调用所述有限元分析模块的应用API程序。该系统利用业务层发起指令，服务程序调用有限元分析模块的应用API程序对牙种植体自动进行专业的有限元分析，从而满足用户的需求，使得不具备专业操作有限元分析软件的用户可以方便及时可靠地获取有限元分析结果，去掉了委托设计过程，该系统可广泛供牙科医生使用。

公开(公告)号：WO2018057254A1

公开(公告)日：2018-03-29

申请号：PCT/US2017/049261

申请日：2017-08-30

Applicant: QUALCOMM INCORPORATED

Inventor： WEIDNER, Felix ,  CHLEBOSZ, Wojciech ,  KUERSCHNER, Daniel ,  WERNER, Michael ,  PAVLOVSKY, Martin

IPC: G06F17/50 ,  H02J50/00

CPC classification number: H02J50/12 ,  G06F17/5018 ,  G06F17/5095 ,  G06F2217/78

Abstract: Techniques for determining power electronics feasibility in a wireless power transfer system with a transmitting element and a receiving element are provided. An example apparatus includes a processor configured to receive FEM simulation results for offset positions between the transmitting element and the receiving element, calculate a total real input current variation for the offset positions based on the FEM simulation results, calculate an indication of a difference between an ideal transmitting element current value and a real transmitting element current value for each of the offset positions based on the FEM simulation results, determine a maximum difference value based on the indication of the difference for each of the offset positions, and determine the power electronics feasibility based on the total real input current variation as compared to a total real input current variation threshold value, and the maximum difference value as compared to a maximum difference threshold value.

Abstract translation: 提供了用于确定具有发射元件和接收元件的无线功率传输系统中的功率电子器件可行性的技术。 示例装置包括处理器，该处理器被配置为接收发射元件和接收元件之间的偏移位置的FEM仿真结果，基于FEM仿真结果计算偏移位置的总实际输入电流变化，计算在 基于FEM模拟结果为每个偏移位置确定理想的发射元件电流值和实际发射元件电流值，基于每个偏移位置的差值的指示来确定最大差值，并且确定电力电子设备的可行性 基于总实际输入电流变化与总实际输入电流变化阈值进行比较，并且将最大差值与最大差值阈值相比较。

公开(公告)号：WO2017058761A1

公开(公告)日：2017-04-06

申请号：PCT/US2016/053913

申请日：2016-09-27

Applicant: TEXAS TECH UNIVERSITY SYSTEM ,  ABEDI, Sajjad ,  FATEMI, Seyed, Masoud

Inventor： ABEDI, Sajjad ,  FATEMI, Seyed, Masoud

IPC: G01R21/06

CPC classification number: H02J3/06 ,  G06F17/5036 ,  G06F2217/78 ,  H02J2003/007 ,  Y02E60/76 ,  Y04S40/22

Abstract: Methods and system for power system optimization and planning based on introducing new state variables. In accordance with an example embodiment, a novel power flow analysis method and/or system introduces new state variables for power system analysis, wherein such new state variables can be referred to as, for example, a 'modified voltage' and a 'modified phase angle.' The novel state variables pave the way in highly nonlinear power flow in power system operation and planning problems for complete linearization while the accuracy of the voltage angles stands close to the full AC power flow.

Abstract translation: 基于引入新状态变量的电力系统优化与规划方法与系统。 根据示例性实施例，新颖的功率流分析方法和/或系统引入用于电力系统分析的新的状态变量，其中这种新的状态变量可以被称为例如“修改的电压”和“修改的相位 角度。' 新型状态变量在电力系统运行中的高度非线性潮流和完全线性化的规划问题中铺平了道路，同时电压角的精度接近于完全的交流电流。

公开(公告)号：WO2016197149A1

公开(公告)日：2016-12-08

申请号：PCT/US2016/036103

申请日：2016-06-06

Applicant: DOSLUOGLU, Taner ,  GELMAN, Anatoly

Inventor： DOSLUOGLU, Taner ,  GELMAN, Anatoly

IPC: G06F17/50

CPC classification number: G06F17/505 ,  G06F17/5022 ,  G06F17/5036 ,  G06F17/5068 ,  G06F2217/78

Abstract: A method for design of a power delivery network (PDN) integrated with a digital design flow is provided. The method comprises receiving parameters for a PDN; receiving a model of logic circuitry for an integrated circuit; simulating operation of a plurality of configurations of the PDN for the model of logic circuitry over a specified range of minimum voltage; generating a netlist representation of a selected PDN configuration; and processing the netlist representation of the selected PDN configuration along with a digital circuit design for the logic circuitry.

Abstract translation: 提供了与数字设计流程集成的功率传递网络（PDN）的设计方法。 该方法包括接收PDN的参数; 接收用于集成电路的逻辑电路的模型; 在特定的最小电压范围内模拟逻辑电路模型的PDN的多个配置的操作; 生成所选PDN配置的网表表示; 以及处理所选PDN配置的网表表示以及逻辑电路的数字电路设计。

公开(公告)号：WO2016194332A1

公开(公告)日：2016-12-08

申请号：PCT/JP2016/002495

申请日：2016-05-23

Applicant: 日本電気株式会社

Inventor： 崎村　昇 ,  辻　幸秀 ,  多田　あゆ香 ,  白　旭 ,  宮村　信 ,  根橋　竜介

IPC: H03K19/177 ,  G06F17/50 ,  H01L21/82

CPC classification number: G06F17/5054 ,  G06F17/50 ,  G06F17/505 ,  G06F17/5072 ,  G06F17/5077 ,  G06F2217/06 ,  G06F2217/78 ,  G11C7/22 ,  H01L21/82 ,  H03K19/003 ,  H03K19/177

Abstract: 抵抗変化素子で不良が発生しても救済が可能であり、信頼性を向上させることができる、プログラマブル論理集積回路を提供する。抵抗変化素子を備えるプログラマブル論理集積回路において、外部から入力される構成情報にしたがって抵抗変化素子の状態を変更するとき、制御手段により、読出し手段を用いて抵抗変化素子毎の状態を読み出し、書込み手段を用いて構成情報で示される状態と異なる抵抗変更素子の状態のみを変更する。

Abstract translation: 提供了一种可编程逻辑集成电路，其中即使在任何电阻可变元件中发生故障，补救也是可能的，因此已经实现了可靠性的提高。 在包括电阻可变元件的可编程逻辑集成电路中，当根据外部输入的配置信息来改变电阻可变元件的状态时，控制装置使用读取装置读取各个电阻可变元件的状态 ，然后使用写入装置来仅改变与由配置信息指示的状态不同的电阻变化元件的状态。

公开(公告)号：WO2016060780A1

公开(公告)日：2016-04-21

申请号：PCT/US2015/050596

申请日：2015-09-17

Applicant: QUALCOMM INCORPORATED

Inventor： PETERSON, LuVerne Ray ,  BRYAN, Thomas Clark ,  LOKE, Alvin Leng Sun ,  WEE, Tin Tin ,  LYNCH, Gregory Francis ,  KNOL, Stephen Robert

IPC: G06F1/10 ,  G06F17/50 ,  G11C7/22

CPC classification number: H01L25/065 ,  G06F1/10 ,  G06F17/5072 ,  G06F2217/62 ,  G06F2217/78 ,  H01L2924/0002 ,  H04L7/0095 ,  H01L2924/00

Abstract: A circuit includes a first die having a first array of exposed data nodes, and a second die having a second array of exposed data nodes, wherein a given data node of the first array corresponds to a respective data node on the second array, further wherein the first array and the second array share a spatial arrangement of the data nodes, wherein the first die has data inputs and sequential logic circuits for each of the data nodes of the first array on a first side of the first array, and wherein the second die has data outputs and sequential logic circuits for each of the data nodes of the second array on a second side of the second array, the first and second sides being different.

Abstract translation: 一种电路包括具有暴露的数据节点的第一阵列的第一裸片和具有暴露的数据节点的第二阵列的第二裸片，其中第一阵列的给定数据节点对应于相应的数据 其中所述第一阵列和所述第二阵列共享所述数据节点的空间布置，其中所述第一裸片具有数据输入和用于所述第一阵列的第一侧上的所述第一阵列的每个数据节点的时序逻辑电路， 第一阵列，并且其中第二管芯具有用于第二阵列的第二侧上的第二阵列的每个数据节点的数据输出和时序逻辑电路，第一和第二侧不同。

公开(公告)号：WO2014198285A1

公开(公告)日：2014-12-18

申请号：PCT/EP2013/061893

申请日：2013-06-10

Applicant: SIEMENS AKTIENGESELLSCHAFT

Inventor： HASSEL, Jörg ,  MOHSEN, Amjad ,  REINSCHKE, Johannes ,  WEISS, Manfred

IPC: G05B19/418 ,  B65G43/10

CPC classification number: G06F17/5004 ,  G06F17/509 ,  G06F2217/78 ,  G06Q50/06 ,  H02J3/00 ,  H02J2003/003 ,  H02J2003/007

Abstract: Zum Planen eines Energieverteilungsnetzes (EVN) für eine Anlage (20) mit einer Vielzahl von Energieverbrauchern (Mi) umfasst ein Verfahren (100) folgende Schritte: Erstellen (110) zeitabhängiger Lastprofile (Li) der Energieverbraucher (Mi), Erstellen (120) zeitabhängiger Leistungsprofile (Pi) der Energieverbraucher (Mi), Erstellen (130) eines Netzplans (NP) für das Energieverteilungsnetz (EVN), Berechnen (140) eines zeitabhängigen Leistungsprofils (P20) der Anlage (20) und Dimensionieren (150) von Netzkomponenten (Ki) des Energieverteilungsnetzes (EVN) unter Berücksichtigung der berechneten zeitabhängigen Leistungsanforderungen (Pi) an die Netzkomponenten (Ki). Entsprechend umfasst ein Werkzeug (10) zum Planen eines Energieverteilungsnetzes (EVN) folgende Komponenten: ein Last-Berechnungswerkzeug (LBW) zum Erzeugen von Lastprofilen (Li) der Energieverbraucher (Mi), ein Leistungsaufnahme-Berechnungswerkzeug (PBW) zum Erzeugen von zeitabhängigen Leistungsprofilen (Pi) der Energieverbraucher (Mi) und eines Leistungsprofils (P20) der Anlage (20) und ein Netzdimensionierungs-Werkzeug (NDW) zum Dimensionieren und Auswählen von Netzkomponenten (Ki) des Energieverteilungsnetzes (EVN).

Abstract translation: 要安排一个配电网络（EVN）一种用于具有多个能量消费者（MI）的植物（20）的方法包括（100）的步骤：创建（110）依赖于时间的负载曲线的能量消费者（Li）的（MI），创建（120）的时间依赖 功率简档的能量消耗的（PI）（MI），创建（130），用于工厂的电力分配网络（EVN），计算（140）的时间依赖性功率分布（P20）（20）和尺寸（150）（网络部件的Ki的网络规划（NP） ）配电网络（EVN）在考虑了计算时间相关的性能要求（PI）至网络组件（KI）的。 因此，用于调度电力分配网络（EVN），以下组分的工具（10）：所述能量消耗的负载计算工具（LBW），用于产生负载简档（Li）的（MI），用于产生依赖于时间的性能曲线的耗电量计算工具（PBW）（ PI）（能量消费者MI）和植物（20）和所述配电网络（EVN）用于上浆和选择网络部件的网络量度工具（NDW）（KI）的性能概况（P20）。

公开(公告)号：WO2014106844A1

公开(公告)日：2014-07-10

申请号：PCT/IL2014/050005

申请日：2014-01-02

Applicant: B.G. NEGEV TECHNOLOGIES AND APPLICATIONS LTD.

Inventor： GREENBERG, Shlomo ,  PAPERNO, Evgeny ,  RABINOWICZ, Yossi ,  TSECHANSKI, Ron ,  MANOR, Erez ,  WEBER, Ori

IPC: H01L21/02 ,  G06F17/50

CPC classification number: G06F17/5081 ,  G06F17/504 ,  G06F17/505 ,  G06F17/5068 ,  G06F2217/78

Abstract: The invention relates to a method for reducing the number of flip-flops in a VLSI design that require data retention, thereby eliminating the respective backup cells for those flip flops, the method comprises the steps of: (a) defining one or more criteria for non-essentiality of backup cells! (b) during the physical design stage, analyzing the VLSI design based on said one or more criteria for non- essentiality, and finding those flip-flops that meet these criteria, wherein said analysis is performed at the gate level, independent from any higher level representation of the design; and (c) eliminating from the VLSI design those backup cells for all non-essential flip-flops that meet one or more of said criteria for non-essentiality, thereby leaving in the design only those backup cells for those flip-flops that do not meet any of said criteria.

Abstract translation: 本发明涉及一种用于减少VLSI设计中需要数据保持的触发器数量的方法，从而消除了那些触发器的相应备用单元，该方法包括以下步骤：（a）定义一个或多个标准 备份单元非必要性！ （b）在物理设计阶段，基于所述一个或多个非必要性标准来分析VLSI设计，并且找到满足这些标准的那些触发器，其中所述分析在门级执行，独立于任何更高的 设计的层次表示; 并且（c）从满足一些或多个所述非本质标准的所有非本质触发器的VLSI设计中消除这些备用单元，从而在设计中仅留下那些不起作用的那些触发器的备用单元 符合任何上述标准。

公开(公告)号：WO2014053191A1

公开(公告)日：2014-04-10

申请号：PCT/EP2012/069766

申请日：2012-10-05

Applicant: IMEC

Inventor： CHRISTIE, Phillip ,  DOBROVOLNY, Petr

IPC: G06F17/50

CPC classification number: G06F17/504 ,  G06F17/505 ,  G06F2217/78 ,  G06F2217/84

Abstract: A method for characterizing a given i.c. design in a target semiconductor manufacturing process, comprising: providing a standard cell library for the process; obtaining a timing report for a data path from an existing description of the design, resulting from synthesis of the design in a given manufacturing process, containing: process independent design information comprising a data path structure comprising standard cells and interconnecting nets, and process dependent design information comprising delay and capacitance values of the cells and nets;creating a functionalized timing report for each data path using only process independent design information of the timing report; determining a cumulative delay for each timing report in the process using substitute process dependent design information, comprising: delay and capacitance values for the cells in the data path, calculated from the library, wherein for nets having a fan-out greater than one an off data path termination load capacitance is considered.

Abstract translation: 用于表征给定i.c.的方法 目标半导体制造过程中的设计，包括：提供用于该过程的标准单元库; 从给定制造过程中的设计合成得到的设计现有描述中的数据路径的定时报告包含：包括标准单元和互连网络的数据路径结构的过程独立设计信息以及处理相关设计 包括单元和网络的延迟和电容值的信息;仅使用时序报告的过程独立设计信息为每个数据路径创建功能化的定时报告; 使用替代过程相关设计信息来确定所述过程中每个定时报告的累积延迟，包括：从所述库计算的数据路径中的小区的延迟和电容值，其中对于具有大于1的扇出 考虑数据路径终端负载电容。

公开(公告)号：WO2014041665A1

公开(公告)日：2014-03-20

申请号：PCT/JP2012/073502

申请日：2012-09-13

Applicant: 株式会社日立製作所 ,  高見 知親

Inventor： 高見　知親

IPC: G06F17/50 ,  H05K3/00

CPC classification number: G06F17/5045 ,  G06F17/5081 ,  G06F2217/02 ,  G06F2217/06 ,  G06F2217/78 ,  H05K1/0263 ,  H05K3/0005

Abstract: 【課題】　プリント基板の設計に要する全体的な工程時間を短縮するプリント基板設計検証システム。 【解決手段】　プリント基板設計検証システム１は、入力装置２０によって入力されるデータ１２１～１２５を格納するデータ格納部１２０と、プリント基板を製造した場合の電流経路における電流密度を検証する設計検証部１３０と、設計検証部１３０による検証結果を出力する出力装置３０とを備える。そして、プリント基板設計検証システム１の設計検証部１３０は、データ１２１～１２５を取得し、製造後のプリント基板における電流経路を探索し、探索した電流経路の配線を形成する各銅箔ベタに流れる電流値を決定し、各銅箔ベタにおける電流経路を示す銅箔ベタ電流経路を決定し、各銅箔ベタにおける電流密度を算出し、算出した電流密度が設計値の許容範囲を超えていないか判定し、判定の基準を満たさない銅箔ベタによる配線箇所を不合格箇所とする。

Abstract translation: [问题]提供可以减少设计印刷电路板所需的整体处理时间的印刷电路板设计验证系统。 印刷电路板设计验证系统（1）配备有：存储通过输入装置（20）输入的数据（121-125）的数据存储单元（120）。 设计验证单元，其在制造印刷电路板时验证电流路径中的电流密度; 以及输出设备（30），其输出设计验证单元（130）的验证结果。 印刷电路板设计验证系统（1）的设计验证单元（130）获取数据（121-125），搜索所制造的印刷电路板中的电流路径，确定形成布线的每个铜箔中流动的电流的值 确定了铜箔电流路径，表示每个铜箔中的电流路径，计算每个铜箔中的电流密度，确定计算出的电流密度是否超过设计值的允许范围，并设置为 故障位置由铜箔形成的布线位置不符合用于确定的标准。