公开(公告)号：WO2011116822A1

公开(公告)日：2011-09-29

申请号：PCT/EP2010/053916

申请日：2010-03-25

Applicant: TELEFONAKTIEBOLAGET LM ERICSSON (publ) ,  BAO, Mingquan

Inventor： BAO, Mingquan

IPC: H03L7/085 ,  G01R25/00 ,  H03D13/00

CPC classification number: H03L7/085 ,  G01R25/005 ,  H03D13/00

Abstract: A phase detector (100, 400, 800) comprising a balun (150) and input ports (116) at each of the balun's balanced ports. The phase detector (100, 400, 800) has four devices (105, 115, 110, 155) for measuring a signal's amplitude: - a first device (105) at a first input port (116), - a second device (115) at a second input port (117), - a third device (110) between the input ports (116, 117), connected to the ports via a passive component (120, 125; 120', 125'; 120", 125"), - a fourth device (155) at the unbalanced port of the balun (150), The difference between the amplitude values of the third (110) and fourth (155) devices indicate the phase difference and the difference between the amplitude values measured by the first (110) and second (115) devices indicates the phase difference in the region of 0-2π.

Abstract translation: 在每个平衡 - 不平衡转换器的平衡端口中包括平衡不平衡变换器（150）和输入端口（116）的相位检测器（100,400,800）。 相位检测器（100,400,800）具有用于测量信号幅度的四个装置（105,115,110,155）： - 在第一输入端口（116）处的第一装置（105）， - 第二装置（115） ）在第二输入端口（117）处， - 在输入端口（116,117）之间的第三设备（110），经由无源部件（120,125; 120'，125'; 120“，125 “）， - 在平衡不平衡变换器（150）的不平衡端口处的第四设备（155）。第三（110）和第四（155）设备的振幅值之间的差指示相位差和振幅值之间的差 由第一（110）和第二（115）装置测量的装置指示在0-2p的区域中的相位差。

公开(公告)号：WO2010097273A1

公开(公告)日：2010-09-02

申请号：PCT/EP2010/051265

申请日：2010-02-03

Applicant: POLITECNICO DI MILANO ,  LEVANTINO, Salvatore ,  SAMORI, Carlo ,  ZANUSO, Marco

Inventor： LEVANTINO, Salvatore ,  SAMORI, Carlo ,  ZANUSO, Marco

IPC: H03B27/00 ,  H03D13/00 ,  H03L7/18

CPC classification number: H03B27/00 ,  H03D13/00 ,  H03L7/081 ,  H03L7/085 ,  H03L7/0996 ,  H03L7/18

Abstract: It is described an electronic device for generating a fractional synthesized frequency. The device comprises a multi-phase controlled oscillator adapted to generate, from a control signal, a plurality of signals phase-shifted each other and comprises a phase detector adapted to receive a selected signal from the plurality of phase-shifted signals, to receive a reference signal and to measure a difference between a phase of the selected signal and a phase of the reference signal. The electronic device further comprises control means for estimating, from the measured phase difference, a phase error affecting the generation of at least one of the plurality of phase-shifted signals, and for generating a corrected measure of the phase difference taking into account the estimated phase error, the corrected measure being used to provide the control signal.

Abstract translation: 描述了用于产生分数合成频率的电子设备。 该装置包括适于从控制信号产生相互相移的多个信号的多相位控制振荡器，并且包括适于从多个相移信号中接收选定信号的相位检测器，以接收 并且测量所选信号的相位与参考信号的相位之间的差。 电子设备还包括控制装置，用于根据测量的相位差估计影响多个相移信号中的至少一个产生的相位误差，并且用于产生相位差的校正量度，同时考虑估计的 相位误差，用于提供控制信号的校正措施。

公开(公告)号：WO2010048817A1

公开(公告)日：2010-05-06

申请号：PCT/CN2009/072689

申请日：2009-07-08

Applicant: 华为技术有限公司 ,  孙大伟 ,  田玉周 ,  冯恩波 ,  唐利 ,  任雄伟

Inventor： 孙大伟 ,  田玉周 ,  冯恩波 ,  唐利 ,  任雄伟

IPC: G01R25/00 ,  H03D3/02

CPC classification number: H03D13/00 ,  G01R25/00 ,  G01R27/28

公开(公告)号：WO2009034881A1

公开(公告)日：2009-03-19

申请号：PCT/JP2008/065754

申请日：2008-09-02

Applicant: 日本電気株式会社 ,  前多 正

Inventor： 前多 正

IPC: H03K5/26 ,  H03D13/00 ,  H03L7/085

CPC classification number: H03K5/26 ,  H03D13/00 ,  H03L7/091 ,  H03L7/093 ,  H03L2207/50

Abstract: 　高い精度でＶＣＯの制御を行うことができないという問題を解決する位相比較器を提供する。 　分周部は、入力端子１０に入力されたＶＣＯ信号を段階的に分周し、各段階のＶＣＯ信号のそれぞれを出力する。ラッチ部は、入力端子１０に入力されたＶＣＯ信号と、分周部から出力された各ＶＣＯ信号を、入力端子１１に入力された基準信号に基づいてラッチする。出力部は、ラッチ部によるラッチ結果を、基準信号およびＶＣＯ信号の位相差を示す位相差信号として出力する。

Abstract translation: 一个相位比较器解决了VCO无法以高精度进行控制的问题。 分频器部分分频地分频提供给输入端（10）的VCO信号，并输出在各个级中获得的VCO信号。 锁存部分基于提供给输入端子（11）的参考信号，提供给输入端子（10）的VCO信号和由分频器部分输出的VCO信号来锁存。 输出部分输出锁存部分的锁存结果作为表示参考信号和VCO信号之间的相位差的相位差信号。

公开(公告)号：WO2007127574A3

公开(公告)日：2008-12-31

申请号：PCT/US2007065456

申请日：2007-03-29

Applicant: MOTOROLA INC ,  GAILUS PAUL H ,  CHARASKA JOSEPH A

Inventor： GAILUS PAUL H ,  CHARASKA JOSEPH A

IPC: H03D13/00

CPC classification number: H03D13/00 ,  H03L7/0891 ,  H03L7/1976

Abstract: A phase-frequency detector (110) is provided. The phase-frequency detector can include a frequency counter delay (147) for counting cycles of an output signal to generate a divided variable frequency delayed signal (FVd 146) having a time shift. A control stage (200) coupled to the output stage generates a pump up control signal (222) and a pump down control signal (234) in response to receiving the FVd signal, a divided variable frequency signal (FV 136), and a reference frequency signal (FR 106). The time shift provides an overlap region that allows both source (350) and sink (360) currents to be provided in phase lock. In phase lock, the duration of the pump up control signal approximates the duration of the pump down control signal within a linear region of operation.

Abstract translation: 提供了一个相位频率检测器（110）。 相位频率检测器可以包括用于对输出信号的周期进行计数以产生具有时移的分频可变频率延迟信号（FVd 146）的频率计数器延迟（147）。 耦合到输出级的控制级（200）响应于接收到FVd信号，分频可变频率信号（FV 136）和参考信号而产生泵浦控制信号（222）和抽空控制信号（234） 频率信号（FR 106）。 时移提供了一个重叠区域，允许在锁相中提供源极（350）和吸收（360）电流。 在锁相中，泵浦控制信号的持续时间近似于线性操作区域内的抽空控制信号的持续时间。

公开(公告)号：WO2007120281A2

公开(公告)日：2007-10-25

申请号：PCT/US2006/061124

申请日：2006-11-20

Applicant: QUALCOMM INCORPORATED ,  SAHOTA, Gurkanwal S.

Inventor： SAHOTA, Gurkanwal S.

CPC classification number: H04L27/361 ,  H03C5/00 ,  H03D13/00 ,  H03F1/0205 ,  H03F3/217 ,  H03F3/245 ,  H03F2200/321 ,  H03F2200/331 ,  H03F2200/336 ,  H03F2200/451 ,  H03F2200/456

Abstract: Digital transmitters having improved characteristics are described. In one design of a digital transmitter, a first circuit block receives inphase and quadrature signals, performs conversion from Cartesian to polar coordinates, and generates magnitude and phase signals. A second circuit block (which may include a delta-sigma modulator or a digital filter) generates an envelope signal based on the magnitude signal. A third circuit block generates a phase modulated signal based on the phase signal. The third circuit block may include a phase modulating phase locked loop (PLL), a voltage controlled oscillator (VCO), a saturating buffer, and so on. A fourth circuit block (which may include one or more exclusive-OR gates or an amplifier with multiple gain states) generates a digitally modulated signal based on the envelope signal and the phase modulated signal. A fifth circuit block (which may include a class D amplifier and/or a power amplifier) amplifies the digitally modulated signal and generates an RF output signal.

Abstract translation: 描述了具有改进特性的数字发射机。 在数字发射机的一种设计中，第一电路块接收同相和正交信号，执行从笛卡尔坐标转换为极坐标，并产生幅度和相位信号。 第二电路块（其可以包括Δ-Σ调制器或数字滤波器）基于幅度信号产生包络信号。 第三电路块基于相位信号产生相位调制信号。 第三电路块可以包括相位调制锁相环（PLL），压控振荡器（VCO），饱和缓冲器等。 第四电路块（其可以包括一个或多个异或门或具有多个增益状态的放大器）基于包络信号和相位调制信号产生数字调制信号。 第五电路块（其可以包括D类放大器和/或功率放大器）放大数字调制信号并产生RF输出信号。

公开(公告)号：WO2006071508A2

公开(公告)日：2006-07-06

申请号：PCT/US2005/044974

申请日：2005-12-13

Applicant: FREESCALE SEMICONDUCTOR, INC. ,  JOHNSON, Terence, L. ,  MILLER, Timothy, R.

Inventor： JOHNSON, Terence, L. ,  MILLER, Timothy, R.

IPC: H03D3/24

CPC classification number: H03L7/093 ,  H03D13/00 ,  H03L7/0991 ,  H04L7/0004 ,  H04L7/033

Abstract: A tracking circuit (100) is provided for controlling a locally-generated clock. A receive channel (110) in the tracking circuit receives an incoming signal and a local clock, generates a local signal based on the local clock, and compares the local signal and the incoming signal to generate a data signal and an unfiltered phase error signal. A loop filter (120) filters the unfiltered phase error signal to provide a filtered phase error signal. A numerically controlled oscillator (140) generates a correction clock based on the filtered phase error signal. And a filter control circuit (160) provides one or more filter control signals to control operational parameters of the loop filter. The correction clock is provided to the receive channel to modify at least one of the phase and frequency of the local clock. In addition, a sample switch (125) may also be provided to sample the unfiltered phase error signal.

Abstract translation: 提供跟踪电路（100）用于控制本地产生的时钟。 跟踪电路中的接收通道（110）接收输入信号和本地时钟，基于本地时钟产生本地信号，并且比较本地信号和输入信号以产生数据信号和未滤波的相位误差信号。 环路滤波器（120）对未滤波的相位误差信号进行滤波以提供滤波的相位误差信号。 数控振荡器（140）基于滤波的相位误差信号产生校正时钟。 并且滤波器控制电路（160）提供一个或多个滤波器控制信号以控制环路滤波器的操作参数。 校正时钟被提供给接收通道以修改本地时钟的相位和频率中的至少一个。 此外，还可以提供采样开关（125）以对未滤波的相位误差信号进行采样。

公开(公告)号：WO2004086604A1

公开(公告)日：2004-10-07

申请号：PCT/IB2004/050313

申请日：2004-03-22

Applicant: KONINKLIJKE PHILIPS ELECTRONICS N.V. ,  SANDULEANU, Mihai, A., T.

Inventor： SANDULEANU, Mihai, A., T.

IPC: H03D13/00

CPC classification number: H03L7/089 ,  H03D13/00

Abstract: Linear phase detectors comprising circuits (1,2) receiving reference signals (REF) and first and second clock signals (CLK-Q, CLK-I) for generating first and second (phase) control signals (UP,DOWN) for use in multiplier circuits, demodulators and receivers, have large delays due to long path lengths and many operations between input and output (insight). They can be made faster by providing each circuit (1,2) with two parallel latches (10,11,20,21) and a multiplexer (12,22) for multiplexing latch output signals (basic idea). Said multiplexers generate (frequency control) signals to be supplied to frequency detectors, with a third circuit (3) generating at least one of said (phase) control signals (UP,DOWN). Said third circuit (3) comprises a latch (30) generating said first (phase) control signal (UP), with one of the latches (20) of the second circuit (2) generating the second (phase) control signal (DOWN). Or said third circuit (3) comprises logical circuitry (31-34) comprising four EXOR gates (31-34). A fifth EXOR gate (35) is used for balancing the third circuit (3).

Abstract translation: 线性相位检测器，包括接收参考信号（REF）的电路（1,2）和用于产生用于乘法器的第一和第二（相位）控制信号（UP，DOWN）的第一和第二时钟信号（CLK-Q，CLK-I） 电路，解调器和接收器由于长路径长度和输入和输出之间的许多操作（洞察）而具有大的延迟。 通过为每个电路（1,2）提供两个并行锁存器（10,11,20,21）和用于复用锁存器输出信号（基本思想）的多路复用器（12,22），可以使它们更快。 所述多路复用器产生要被提供给频率检测器的（频率控制）信号，第三电路（3）产生所述（相位）控制信号（UP，DOWN）中的至少一个。 所述第三电路（3）包括产生所述第一（相位）控制信号（UP）的锁存器（30），第二电路（2）的锁存器（20）中的一个产生第二（相位）控制信号（DOWN） 。 或者所述第三电路（3）包括包括四个EXOR门（31-34）的逻辑电路（31-34）。 第五EXOR门（35）用于平衡第三电路（3）。

公开(公告)号：WO2004086603A1

公开(公告)日：2004-10-07

申请号：PCT/IB2004/050307

申请日：2004-03-22

Applicant: KONINKLIJKE PHILIPS ELECTRONICS N.V. ,  SANDULEANU, Mihai, A., T. ,  ARSINTE, Gavril

Inventor： SANDULEANU, Mihai, A., T. ,  ARSINTE, Gavril

IPC: H03D13/00

CPC classification number: H03D13/00 ,  H03L7/085 ,  H03L7/087 ,  H03L7/0891 ,  H03L7/091 ,  H03L7/10 ,  H03L2207/06 ,  H04L7/033

Abstract: Frequency detector systems (1) comprise phase detector systems (11) for, in response to data signals, generating Q-phase signals and I-phase signals, and comprise frequency detectors (10) for, in response to Q-phase signals and I-phase signals, generating frequency control signals. To avoid idling frequency control signals (insight), tri-state frequency control signals are generated comprising a first or second value in a non-lock situation and comprising a third value in a lock situation (basic idea). This improves the efficiency and the performance of the frequency detector system (1). Said frequency detector (10) comprises a sampling stage (20) like a latch (22) and a converting stage (21) comprising transistors (23,24,25,26). Said phase detector system (11) comprises two half-rate phase detectors (30,3 1) each comprising three circuits each comprising two latches (40,41,43,44,46,47) and a multiplexer (42,45,48).

Abstract translation: 频率检测器系统（1）包括用于响应于数据信号产生Q相信号和I相信号的相位检测器系统（11），并且包括响应于Q相信号和I的频率检测器（10） 相位信号，产生频率控制信号。 为了避免空闲频率控制信号（洞察），产生三态频率控制信号，包括非锁定状态下的第一或第二值，并且包括锁定状态中的第三值（基本思想）。 这提高了频率检测器系统的效率和性能（1）。 所述频率检测器（10）包括像锁存器（22）和包括晶体管（23,24,25,26）的转换级（21）的采样级（20）。 所述相位检测器系统（11）包括两个半速率相位检测器（30,31），每个半速率相位检测器包括三个电路，每个电路包括两个锁存器（40,41,43,44,46,47）和多路复用器（42,45,48 ）。