公开(公告)号：WO2019125869A1

公开(公告)日：2019-06-27

申请号：PCT/US2018/065253

申请日：2018-12-12

Applicant: ANALOG BITS INC.

Inventor： ROGERS, Alan C. ,  BHAGWAN, Raghunand

IPC: H03L7/18 ,  H03L7/089 ,  H03L7/087

CPC classification number: H03L7/087 ,  H03L7/081 ,  H03L7/0891 ,  H03L7/099 ,  H03L7/18 ,  H03L7/197

Abstract: Implementations provide a phase locked loop (PLL) device that includes: a phase and frequency detector (PFD) and charge pump (CP) portion; a low pass filter; a voltage controlled oscillator (VCO) driven by the low pass filter to generate a VCO clock signal, multiple divider configured to receive the VCO clock signal and frequency divide the VCO clock signal in stages to generate a series statically divided VCO clock signals and a dynamically divided VCO clock signal; a feedback portion including a first component configured to receive the dynamically divided VCO clock signal and generate indicator signals; and a second component configured to multiplex from the indicator signals to generate the feedback clock signal set for the PFD and CP portion; and a master phase/frequency control engine configured to assert a division control over at least one divider and a multiplex control over the multiplex network.

公开(公告)号：WO2019083878A1

公开(公告)日：2019-05-02

申请号：PCT/US2018/056851

申请日：2018-10-22

Applicant: CIENA CORPORATION

Inventor： AOUINI, Sadok ,  RIAZ, Bilal ,  BEN-HAMIDA, Naim ,  JAKOBER, Lukas ,  ABDO, Ahmad

IPC: H04B10/60 ,  H03L7/06 ,  H04B10/69 ,  H04L7/033

CPC classification number: H04B10/6165 ,  H03L7/081 ,  H03L7/087 ,  H03L7/093 ,  H03L7/099 ,  H03L7/235 ,  H03L2207/06 ,  H04B10/572 ,  H04B10/60 ,  H04B10/6163 ,  H04B10/6164 ,  H04B10/697 ,  H04L7/0087 ,  H04L7/033 ,  H04L7/0335

Abstract: Techniques and circuits are proposed to increase averaging in the clock recovery band based on an amount of channel overlap in receivers using excess bandwidth for clock recovery, to mitigate the impact of spectral energy leaking into an active channel of interest from an adjacent active channel and to improve the accuracy of the phase estimate of the received transmitted clock.

公开(公告)号：WO2017030849A2

公开(公告)日：2017-02-23

申请号：PCT/US2016/046254

申请日：2016-08-10

Applicant: QUALCOMM INCORPORATED

Inventor： YIN, Wenjing ,  HINRICHS, Jeffrey Mark

IPC: H03L7/089 ,  H03L7/087

CPC classification number: H03L7/0891 ,  H02M3/07 ,  H03L7/087 ,  H03L7/0895 ,  H03L7/0896

Abstract: Certain aspects of the present disclosure provide methods and apparatus for implementing a fully differential charge pump circuit that eliminates a source of noise and power consumption by using a low-noise switched-capacitor common-mode feedback (CMFB) circuit, rather than a continuous-time amplifier-based CMFB circuit. The fully differential charge pump circuit presented in this disclosure includes the switched-capacitor CMFB (SC-CMFB) unit connected to differential output nodes of the charge pump and provides a feedback signal to the charge pump to control a common-mode voltage of the differential signals based on a reference common-mode voltage. In certain aspects, a replica phase-frequency detector (PFD), a frequency divider, and a non-overlapping clock generator provides control signals for the SCCMFB circuit.

Abstract translation: 本公开的某些方面提供了用于实现完全差分电荷泵电路的方法和装置，其通过使用低噪声开关电容器共模反馈（CMFB）电路而不是连续的电路来消除噪声源和功率消耗源， 基于时间放大器的CMFB电路。 在本公开中呈现的全差分电荷泵电路包括连接到电荷泵的差分输出节点的开关电容器CMFB（SC-CMFB）单元，并向电荷泵提供反馈信号以控制差分的共模电压 基于参考共模电压的信号。 在某些方面，复制相位频率检测器（PFD），分频器和非重叠时钟发生器为SCCMFB电路提供控制信号。

公开(公告)号：WO2016153653A1

公开(公告)日：2016-09-29

申请号：PCT/US2016/018701

申请日：2016-02-19

Applicant: MICROSEMI SOC CORPORATION

Inventor： REDDY, Prakash

IPC: H03L7/093

CPC classification number: H03L7/103 ,  H03L7/087 ,  H03L7/093 ,  H03L7/0991

Abstract: A digital phased lock loop includes a digital controlled oscillator configured to produce an output signal at a frequency. A phase comparator compares the output signal, or a signal derived therefrom, with a reference signal to produce a phase error signal. A first loop filter produces a first control signal for the digital controlled oscillator from an output of the phase comparator. A frequency error measuring circuit coupled to the output of the phase comparator produces a frequency error signal. A second loop filter produces a second control signal for the digital controlled oscillator from an output of the frequency error measuring circuit. A circuit combines the first and second control signals and provides the combined control signals to the digital controlled oscillator.

Abstract translation: 数字相位锁定环包括配置成以频率产生输出信号的数字控制振荡器。 相位比较器将输出信号或由其导出的信号与参考信号进行比较，以产生相位误差信号。 第一环路滤波器从相位比较器的输出产生数字控制振荡器的第一控制信号。 耦合到相位比较器的输出的频率误差测量电路产生频率误差信号。 第二环路滤波器从频率误差测量电路的输出产生数字控制振荡器的第二控制信号。 电路组合第一和第二控制信号，并将组合的控制信号提供给数字控制振荡器。

公开(公告)号：WO2016042911A1

公开(公告)日：2016-03-24

申请号：PCT/JP2015/070525

申请日：2015-07-17

Applicant: ソニー株式会社

Inventor： 高以良亨 ,  有馬大裕 ,  時松淳詞

IPC: H03L7/093 ,  H03L7/087

CPC classification number: H03L7/087 ,  H03L7/093

Abstract: 　チャージポンプ動作停止中のチャージポンプ回路に流れるリーク電流を低減する。　ローパスフィルタに接続された共通の出力ノードにチャージポンプ電流を発生させる複数のチャージポンプ回路を備えており、チャージポンプ回路はそれぞれ、出力ノードに対する吐き出し型の定電流源としての第１電流源と、第１電流源と出力ノードとの接続を切り替える第１スイッチと、出力ノードに対する吸い込み型の定電流源としての第２電流源と、第２電流源と出力ノードとの接続を切り替える第２スイッチと、を有し、チャージポンプ回路の少なくとも１つは、当該チャージポンプ回路がチャージポンプ動作停止中に、第１電流源と第１スイッチとの間の第１ノードと、第２電流源と第２スイッチとの間の第２ノードと、出力ノードと、を等電位に調整する等電位化手段を有する。

Abstract translation: 为了减少当电荷泵操作停止时流过电荷泵电路的漏电流，本发明提供了多个电荷泵电路，每个电荷泵电路在连接到低通的公共输出节点处产生电荷泵电流 过滤。 每个电荷泵电路包括作为用于输出节点的放电型恒流源的第一电流源，用于切换第一电流源和输出节点之间的连接的第一开关，作为吸入型的第二电流源 用于输出节点的恒流源，以及用于切换第二电流源和输出节点之间的连接的第二开关。 电荷泵电路中的至少一个具有用于调整第一电流源和第一开关之间的第一节点的电位均衡装置，第二电流源和第二开关之间的第二节点，并且输出节点具有相等的电位， 电荷泵电路的电荷泵动作停止。

公开(公告)号：WO2013057691A2

公开(公告)日：2013-04-25

申请号：PCT/IB2012/055697

申请日：2012-10-18

Applicant: RENESAS MOBILE CORPORATION ,  VILANDER, Ari ,  XU, Liangge ,  KAUKOVUORI, Jouni

Inventor： VILANDER, Ari ,  XU, Liangge ,  KAUKOVUORI, Jouni

CPC classification number: H03L7/16 ,  H03L7/085 ,  H03L7/087 ,  H03L7/113 ,  H03L2207/50

Abstract: An apparatus and method for operating a frequency synthesizer wherein a value of an first control signal associated with a fine frequency feedback loop connected to a signal generator is monitored, and a second control signal associated with a medium or coarse frequency feedback loop connected to the signal generator is adjusted based on the monitoring. The first and second control signals are then output to control the frequency synthesizer.

Abstract translation: 一种用于操作频率合成器的设备和方法，其中监视与连接到信号发生器的精细频率反馈回路相关联的第一控制信号的值以及与介质相关联的第二控制信号，或者 连接到信号发生器的粗频率反馈回路根据监测进行调整。 然后输出第一和第二控制信号来控制频率合成器。

公开(公告)号：WO2011140713A1

公开(公告)日：2011-11-17

申请号：PCT/CN2010/072730

申请日：2010-05-13

Applicant: HUAWEI TECHNOLOGIES CO., LTD. ,  JAKOBSSON, Anders ,  GREWING, Christian ,  EMERICKS, Anders ,  PETTERSSON, Ola ,  LI, Bingxin

Inventor： JAKOBSSON, Anders ,  GREWING, Christian ,  EMERICKS, Anders ,  PETTERSSON, Ola ,  LI, Bingxin

IPC: H03L7/06 ,  H03L7/085

CPC classification number: H03L7/07 ,  H03L7/087

Abstract: A Digital Calibration System for a Phase Locked Loop, wherein the PLL comprise a PLL controller used to output a tuning voltage in response to a phase difference between a reference signal and a feedback signal, a voltage controlled oscillator used to output the feedback signal in response to the tuning voltage; comprising: a Tuning V oltage Controller configured to set the tuning voltage to a value; a Phase Difference Quantizer configured to output a phase difference after comparing a phase of the reference signal with a phase of the feedback signal; a Digital Controller configured to receive the phase difference of the PDQ and control a coarse tuning signal such that an average phase difference of the PDQ is 0; and a Frequency Calibration Logic configured to calibrate the feedback signal in response to the output of the DC. As such, the calibration system can be calibrated fast.

Abstract translation: 一种用于锁相环的数字校准系统，其中PLL包括用于响应于参考信号和反馈信号之间的相位差输出调谐电压的PLL控制器，用于响应于输出反馈信号的压控振荡器 到调谐电压; 包括：调谐电压控制器，被配置为将所述调谐电压设置为一个值; 相位差量化器，被配置为在将参考信号的相位与反馈信号的相位进行比较之后输出相位差; 数字控制器，被配置为接收PDQ的相位差并控制粗调谐信号，使得PDQ的平均相位差为0; 以及频率校准逻辑，被配置为响应于DC的输出来校准反馈信号。 因此，可以快速校准校准系统。

公开(公告)号：WO2011025341A2

公开(公告)日：2011-03-03

申请号：PCT/KR2010005876

申请日：2010-08-31

Applicant: UNIV DONGGUK IND ACAD COOP ,  BYUN SANG JIN

Inventor： BYUN SANG JIN

IPC: H03L7/087

CPC classification number: H03L7/087 ,  H03L7/085 ,  H03L7/0898 ,  H04L7/033

Abstract: Disclosed is a clock and data recovery circuit. The clock and data recovery circuit according to one embodiment of the present invention uses a hybrid phase detector which is composed of a linear phase detector and a binary phase detector. The clock and data recovery circuit has a phase detector gain irrespective of received data and jitters of recovered clocks by basically including the linear phase detector, a charge pump, a loop filter, a voltage-controlled oscillator, and a D flipflop to recover the clocks and the data, and simultaneously compensates phase offsets among the received data and the recovered clocks by finely adjusting the amount of up/down current of the charge pump using the binary phase detector and a charge pump controller.

Abstract translation: 公开了一种时钟和数据恢复电路。 根据本发明的一个实施例的时钟和数据恢复电路使用由线性相位检测器和二进制相位检测器组成的混合相位检测器。 时钟和数据恢复电路具有相位检测器增益，与接收到的数据和恢复时钟的抖动无关，主要包括线性鉴相器，电荷泵，环路滤波器，压控振荡器和D触发器以恢复时钟 并且通过使用二进制相位检测器和电荷泵控制器精细调节电荷泵的上/下电流量来同时补偿接收到的数据和恢复的时钟之间的相位偏移。

公开(公告)号：WO2010113108A1

公开(公告)日：2010-10-07

申请号：PCT/IB2010/051371

申请日：2010-03-30

Applicant: NXP B.V. ,  DRAGO, Salvatore ,  SEBASTIANO, Fabio ,  LEENAERTS, Dominicus, Martinus, Wilhelmus ,  BREEMS, Lucien, Johannes ,  NAUTA, Bram

Inventor： DRAGO, Salvatore ,  SEBASTIANO, Fabio ,  LEENAERTS, Dominicus, Martinus, Wilhelmus ,  BREEMS, Lucien, Johannes ,  NAUTA, Bram

IPC: H03K3/03 ,  H03L7/08 ,  H03L7/099

CPC classification number: H03K3/0322 ,  H03K3/012 ,  H03L7/0802 ,  H03L7/087 ,  H03L7/0995 ,  H03L7/10 ,  H03L7/18 ,  H03L2207/06 ,  H03L2207/50

Abstract: A low power frequency synthesiser circuit (30) for a radio transceiver, the synthesiser circuit comprising: a digital controlled oscillator (33) configured to generate an output signal (F 0 ) having a frequency controlled by an input digital control word (DCW); a feedback loop (35-38) connected between an output and an input of the digital controlled oscillator, the feedback loop configured to provide the digital control word to the input of the digital controlled oscillator from an error derived from an input frequency control word (FCW) and the output signal; and a duty cycle module (32) connected to the digital controlled oscillator and the feedback loop, the duty cycle module configured to generate a plurality of control signals to periodically enable and disable the digital controlled oscillator for a set fraction of clock cycles of an input reference clock signal (RefClock).

Abstract translation: 一种用于无线电收发器的低功率频率合成器电路（30），所述合成器电路包括：数字控制振荡器（33），被配置为产生具有由输入数字控制字（DCW）控制的频率的输出信号（F0）; 连接在数字控制振荡器的输出和输入端之间的反馈回路（35-38），所述反馈回路被配置成从数字控制振荡器的输入端向从数字控制振荡器的输入提供数字控制字 FCW）和输出信号; 以及连接到数字控制振荡器和反馈回路的占空比模块（32），所述占空比模块被配置为产生多个控制信号，以周期性地启用和禁用数字控制振荡器用于输入的时钟周期的一小部分 参考时钟信号（RefClock）。

公开(公告)号：WO2010047005A1

公开(公告)日：2010-04-29

申请号：PCT/JP2009/001140

申请日：2009-03-13

Applicant: パナソニック株式会社 ,  瀬上史明 ,  岡本好史

Inventor： 瀬上史明 ,  岡本好史

IPC: H03L7/087 ,  H03L7/085

CPC classification number: H03L7/087 ,  H03L7/091 ,  H03L2207/50

Abstract: 　リファレンス信号の周波数を周波数制御ワード（周波数比率）で所定倍率した周波数を持つクロック信号を出力するデジタルＰＬＬ回路において、ＲＰＡ回路１０１は、小数成分を持つ周波数制御ワードＦＣＷを逐次加算する。このＲＰＡ回路１０１の出力は微小位相誤差生成器１０７に入力される。この位相誤差生成器１０７では、前記周波数制御ワードＦＣＷの逐次加算値の小数部に基づいて、リファレンス信号ＲＥＦの実際の振幅値近傍の複数の閾値を生成し、これ等の閾値に基づいて前記リファレンス信号ＲＥＦの振幅値、及びこの振幅値に応じたリファレンス信号ＲＥＦの位相誤差を算出して、リファレンス信号ＲＥＦと出力クロックＣＫＶ１との間の微小位相誤差を算出する。従って、周波数制御ワードが小数成分を含む場合にも、リファレンス信号と出力クロックとの間の残留微小位相誤差を、小面積かつ低消費電力で算出、補正できる。

Abstract translation: 一种数字PLL电路，用于提供具有通过将参考信号的频率乘以频率控制字（频率比）而获得的频率的时钟信号作为输出。 在数字PLL电路中，RPA电路（101）依次添加具有小数分量的频率控制字（FCW）。 来自RPA电路（101）的输出被提供给微相位误差发生器（107），该微相位误差发生器基于频率控制字（FCW）的顺序相加值的小数部分生成多个阈值 在参考信号（REF）的实际振幅值附近，然后基于这些阈值计算参考信号（REF）的振幅值，并且还计算参考信号（REF）的相位误差， 根据计算出的振幅值，并进一步计算参考信号（REF）和输出时钟（CKV1）之间的微相位误差。 因此，即使频率控制字包括十进制分量，也可以在较小的区域和较少的功耗中计算和校正参考信号与输出时钟之间的残余微相位误差。