公开(公告)号：WO2010143707A1

公开(公告)日：2010-12-16

申请号：PCT/JP2010/059908

申请日：2010-06-11

Applicant: 国立大学法人東京大学 ,  平本 俊郎 ,  桜井 貴康 ,  鈴木 誠

Inventor： 平本　俊郎 ,  桜井　貴康 ,  鈴木　誠

IPC: G11C11/41 ,  G11C11/412 ,  G11C14/00

CPC classification number: G11C11/413

Abstract: 電圧Ｖｄｄを通常動作する際の電圧より低くし（ステップＳ１００）、その後、オンしているトランジスタのゲートと半導体基板との間やゲートとウェルとの間に比較的高い電圧が印加されるよう電源電圧印加点Ｖｄｄや接地電圧印加点，半導体基板，ウェルに電圧を印加する（ステップＳ１１０，Ｓ１２０）。これにより、オンしているトランジスタの閾値電圧を上昇させることができ、ラッチ回路を含むメモリセルを構成する複数のトランジスタ間の閾値電圧のばらつきを小さくしてメモリセルの電圧特性の向上を図ることができる。

Abstract translation: 电压（Vdd）被设定为低于正常工作期间的电压（步骤S100），然后将电压施加到施加电源电压的点（Vdd），施加接地电压的点，半导体 衬底和阱，使得在导通状态晶体管的栅极和半导体衬底之间以及栅极和阱之间施加相对高的电压（步骤S110，S120）。 通过这种方式，可以提高导通状态晶体管的阈值电压，并且可以减小构成具有锁存电路的存储单元的晶体管的阈值电压的变化，从而提高存储单元的电压特性。