公开(公告)号：WO2015001722A1

公开(公告)日：2015-01-08

申请号：PCT/JP2014/003099

申请日：2014-06-10

Applicant: パナソニック株式会社

Inventor： 山本　安衛

IPC: G11C11/41 ,  G11C11/412 ,  G11C11/413

CPC classification number: G11C11/419 ,  G11C8/16 ,  G11C11/412

Abstract: 　複数のメモリセル（ＭＣ）が行列状に配置されたメモリセルアレイ（ＭＣＡ）を備えた半導体記憶装置（１）は、読み出しワード線（ＲＷＬ）と、読み出しビット線（ＲＢＬ）と、読み出しソース線（ＲＳＬ）とを備え、複数のメモリセルはそれぞれ、クロスカップル接続された第１および第２のインバータ（ＩＮＶ１，ＩＮＶ２）と、読み出しビット線と読み出しソース線との間に接続され、かつゲートが第１のインバータの出力に接続された第１のトランジスタ（ＴＲ１）と、第１のトランジスタと直列に接続され、かつゲートが読み出しワード線に接続された第２のトランジスタ（ＴＲ２）とを有する。

Abstract translation: 提供有多个存储单元（MC）以矩阵形式布置的存储单元阵列（MCA）的半导体存储器件（1）设置有读字线（RWL），读位线（RBL） 和读取源行（RSL）。 每个存储单元具有：通过交叉耦合彼此连接的第一和第二反相器（INV1，INV2） 第一晶体管（TR1），其连接在读位线和读源极线之间，并且其栅极连接到第一反相器的输出; 以及与第一晶体管串联连接的第二晶体管（TR2），其栅极连接到读取字线。

公开(公告)号：WO2013146563A1

公开(公告)日：2013-10-03

申请号：PCT/JP2013/058217

申请日：2013-03-22

Applicant: 国立大学法人九州工業大学

Inventor： 中村　和之 ,  齊藤　貴彦 ,  岡村　均

IPC: G11C11/41 ,  G11C11/413

CPC classification number: G11C11/413

Abstract: 回路を構成する各トランジスタの設計サイズに依らず、マージン設計なしに安定動作可能な半導体記憶装置の提供を目的とする。Ｄ端子（Ｄ）、クロック端子（φ）、及びＱ端子（Ｑ － ）を有し、クロック端子（φ）のライト選択信号がアサートされるとビット線からＤ端子（Ｄ）のデータ信号の電圧をスルーし、ライト選択信号がネゲートされるとデータライトデータ信号の電圧をホールドし、スルー／ホールドされる電圧の反転値をＱ端子（Ｑ － ）から出力するＤラッチ回路２、並びにＤラッチ回路２のＱ端子（Ｑ － ）とデータ線（Ｄ）の間に接続され、リード選択信号がアサートされるとＱ端子（Ｑ － ）の電圧の反転値をビット線（Ｄ）へ出力しリード選択信号がネゲートされると出力が高インピーダンス状態となるトライステートバッファ３を具備するメモリセル１とを備えた構成とする。

Abstract translation: 目的是提供一种能够稳定工作的半导体存储器件，而无需设计边缘，而不需要形成电路的每个晶体管的设计尺寸。 该配置提供具有D端子（D），时钟端子（phi）和Q端子（Q_）的D锁存电路（2）的存储单元（1）通过数据信号的电压 当时钟端子（phi）的写入选择信号被置位时，从位线的D端子（D）保持在写入选择信号被否定时的数据写入数据信号的电压，并输出 连接在D锁存电路（2）的Q端子（Q）与数据线（D）之间的三态缓冲器（3）的Q端子（Q_）的通过/保持电压和三态缓冲器（3） 当读取选择信号被置位时，Q端子（Q）到位线（D）的电压值，当读取选择信号被否定时将输出设置为高阻抗状态。

公开(公告)号：WO2012081159A1

公开(公告)日：2012-06-21

申请号：PCT/JP2011/005991

申请日：2011-10-26

Applicant: パナソニック株式会社 ,  黒田 直喜

Inventor： 黒田　直喜

IPC: G11C11/419 ,  G11C11/41

CPC classification number: G11C7/062 ,  G11C7/12 ,  G11C7/18 ,  G11C11/419

Abstract: 　階層ビット線構成を持つＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）において、ローカルＳＡ（センス・アンプ）回路（２）を、メモリセルにつながるローカルビット線（ＬＢＬ／ＮＬＢＬ）をプリチャージするＰチャンネルトランジスタ（１０ａ，１０ｂ）と、ゲートがローカルビット線につながりドレインがグローバルビット線（ＧＢＬ／ＮＧＢＬ）につながるＰチャンネルトランジスタ（８ａ，８ｂ）と、ゲートがグローバルビット線につながりドレインがローカルビット線につながるＮチャンネルトランジスタ（９ａ，９ｂ）とで構成する。これにより、書き込み時の非選択メモリセルへのリストア動作を細かなタイミング制御を必要とせずに実現するとともに、フィードバック機能による読み出し動作の高速化も実現し、かつ省面積化も達成する。

Abstract translation: 具有分层位线结构的静态随机存取存储器（SRAM）包括：用于对本地读出放大器（SA）电路（2）连接的局部位线（LBL / NLBL）进行预充电的P沟道晶体管（10a，10b） ）到存储器单元; 具有连接到局部位线的栅极和连接到全局位线（GBL / NGBL）的漏极的P沟道晶体管（8a，8b）; 以及具有连接到全局位线的栅极和连接到局部位线的漏极的N沟道晶体管（9a，9b）。 因此，在写入期间对未选择的存储单元的恢复操作被实现，而不需要详细的定时控制，实现由反馈功能的高速读取操作，并且实现了表面积的减小。

公开(公告)号：WO2012060253A1

公开(公告)日：2012-05-10

申请号：PCT/JP2011/074600

申请日：2011-10-19

Applicant: SEMICONDUCTOR ENERGY LABORATORY CO., LTD. ,  KATO, Kiyoshi

Inventor： KATO, Kiyoshi

IPC: H01L21/8242 ,  G11C11/41 ,  G11C14/00 ,  H01L27/00 ,  H01L27/108 ,  H01L29/786

CPC classification number: H01L27/108 ,  H01L27/0688 ,  H01L27/105 ,  H01L27/11551 ,  H01L27/1156 ,  H01L27/1225 ,  H01L27/124 ,  H01L29/7869

Abstract: Provided is a semiconductor device with a novel structure in which stored data can be retained even when power is not supplied, and which does not have a limitation on the number of writing. The semiconductor device includes both a memory circuit including a transistor including an oxide semiconductor (in a broader sense, a transistor whose off-state current is sufficiently small), and a peripheral circuit such as a driver circuit including a transistor including a material other than an oxide semiconductor (that is, a transistor capable of operating at sufficiently high speed). Further, the peripheral circuit is provided in a lower portion and the memory circuit is provided in an upper portion, so that the area and size of the semiconductor device can be decreased.

Abstract translation: 提供一种具有新颖结构的半导体器件，其中即使在未提供电力的情况下也可以保留存储的数据，并且对写入次数没有限制。 半导体器件包括包括氧化物半导体（在更广泛的意义上为截止电流足够小的晶体管）的晶体管的存储器电路和包括晶体管的诸如驱动电路的外围电路，该晶体管包括除了 氧化物半导体（即，能够以足够高的速度运行的晶体管）。 此外，外围电路设置在下部，并且存储电路设置在上部，使得可以减小半导体器件的面积和尺寸。

公开(公告)号：WO2010143707A1

公开(公告)日：2010-12-16

申请号：PCT/JP2010/059908

申请日：2010-06-11

Applicant: 国立大学法人東京大学 ,  平本 俊郎 ,  桜井 貴康 ,  鈴木 誠

Inventor： 平本　俊郎 ,  桜井　貴康 ,  鈴木　誠

IPC: G11C11/41 ,  G11C11/412 ,  G11C14/00

CPC classification number: G11C11/413

Abstract: 電圧Ｖｄｄを通常動作する際の電圧より低くし（ステップＳ１００）、その後、オンしているトランジスタのゲートと半導体基板との間やゲートとウェルとの間に比較的高い電圧が印加されるよう電源電圧印加点Ｖｄｄや接地電圧印加点，半導体基板，ウェルに電圧を印加する（ステップＳ１１０，Ｓ１２０）。これにより、オンしているトランジスタの閾値電圧を上昇させることができ、ラッチ回路を含むメモリセルを構成する複数のトランジスタ間の閾値電圧のばらつきを小さくしてメモリセルの電圧特性の向上を図ることができる。

Abstract translation: 电压（Vdd）被设定为低于正常工作期间的电压（步骤S100），然后将电压施加到施加电源电压的点（Vdd），施加接地电压的点，半导体 衬底和阱，使得在导通状态晶体管的栅极和半导体衬底之间以及栅极和阱之间施加相对高的电压（步骤S110，S120）。 通过这种方式，可以提高导通状态晶体管的阈值电压，并且可以减小构成具有锁存电路的存储单元的晶体管的阈值电压的变化，从而提高存储单元的电压特性。

公开(公告)号：WO2009028298A1

公开(公告)日：2009-03-05

申请号：PCT/JP2008/063787

申请日：2008-07-31

Applicant: 国立大学法人東京工業大学 ,  山本修一郎 ,  菅原聡

Inventor： 山本修一郎 ,  菅原聡

IPC: G11C11/15 ,  G11C11/41

CPC classification number: G11C14/0081

Abstract: 　本発明は、データを記憶する双安定回路３０と、双安定回路３０に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２と、を具備し、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に不揮発的に記憶されたデータを双安定回路３０にリストア可能である記憶回路である。本発明によれば、双安定回路３０へのデータの書き込みおよび読み出しを高速に行うことができる。また、電源が遮断されても強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に不揮発的にストアされたデータを双安定回路３０にリストアすることが可能である。

Abstract translation: 存储电路包括用于存储数据的双稳态电路（30）和铁磁隧道结元件（MTJ1，MTJ2），用于以非易失性方式存储与双磁体（30）的磁化方向对应的双稳态电路（30）中存储的数据 无电极层。 存储器电路能够以非易失性方式将存储在铁磁隧道结元件（MTJ1，MTJ2）中的数据恢复到双稳态电路（30）中。 这使得可以高速地将数据写入和从双稳态电路（30）读取数据。 即使当电源中断时，以非易失性方式存储在铁磁隧道结元件（MTJ1，MTJ2）中的数据也可以恢复到双稳态电路（30）中。

公开(公告)号：WO2007091541A1

公开(公告)日：2007-08-16

申请号：PCT/JP2007/051984

申请日：2007-02-06

Applicant: 株式会社ルネサステクノロジ ,  新居 浩二

Inventor： 新居 浩二

IPC: H01L21/8244 ,  G11C11/41 ,  H01L27/11

CPC classification number: H01L27/0207 ,  G11C8/08 ,  G11C8/16 ,  G11C11/412 ,  G11C11/418 ,  H01L27/11 ,  H01L27/1104

Abstract: 　回路面積を縮小することが可能なマルチポートの半導体記憶装置を提供する。メモリセルの動作電圧を供給する電源線（ＶＤＷ）について、ワード線が形成される金属配線層（４０１，４０４）と同一の金属配線層に形成し、対応する第１のワード線（ＷＬＡ）と、対応する第２のワード線（ＷＬＢ）との間に互いに隣接して設ける。これにより、たとえば、同一行のメモリセル行がアクセスされた場合に、ワード線のカップリング容量により電源線の電圧レベルが上昇することになる。これにより、同一行アクセスの場合であっても別行アクセス時と同一行アクセス時のＳＮＭをほぼ同じ大きさに保つことができるため、たとえば、ドライバトランジスタのサイズ等を大きくしない場合においても、ＳＮＭの劣化を抑制することができ、回路面積を縮小することが可能となる。

Abstract translation: 一种具有多端口和减小电路面积的半导体存储器。 用于提供存储单元的工作电压的电源线（VDW）设置在与在对应的第一字线（WLA）和对应的第二字之间形成字线的那些（401,404）相同的金属互连层中 （WLB），并与他们相邻。 由此，如果访问同一存储单元行，则由于字线的耦合电容，电源线的电压电平增加。 结果，即使执行相同的行访问，不同行访问的SNM可以保持在与同一行访问大致相同的大小。 因此，即使例如驱动晶体管的尺寸不增加，也可以防止SNM的劣化，能够减小电路面积。

公开(公告)号：WO2007021668A3

公开(公告)日：2007-02-22

申请号：PCT/US2006/030840

申请日：2006-08-09

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  HOUSTON, Theodore, W.

Inventor： HOUSTON, Theodore, W.

IPC: G11C11/41 ,  G11C11/412 ,  H01L27/11 ,  H01L21/8244

Abstract: The invention provides circuitry for writing to and reading from an SRAM cell core (105), an SRAM cell (100), and an SRAM device. In one aspect, the circuitry includes a write circuit coupled to the SRAM cell core that includes at least one write transistor (150). The circuitry also includes a read circuit coupled to the SRAM cell core that includes at least one read transistor (185) having a gate signal in common with the gate signal of the write transistor. The read transistor and the write transistor share a common gate signal, and each have an electrical characteristic, for which the electrical characteristic of the read transistor differs from that of the write transistor.

公开(公告)号：WO0203459A3

公开(公告)日：2002-05-30

申请号：PCT/US0119896

申请日：2001-06-22

Applicant: MOSAIC SYSTEMS INC

Inventor： ALEXANIAN SUREN A

IPC: G11C11/41 ,  G06F7/38 ,  G11C5/02 ,  G11C5/06 ,  G11C7/00 ,  G11C7/18 ,  G11C8/00 ,  G11C8/12 ,  G11C11/401 ,  G11C11/413 ,  G11C16/06 ,  H01L21/8239 ,  H01L27/105 ,  H03K19/177

CPC classification number: G11C7/18 ,  G11C5/025 ,  G11C8/12

Abstract: An array block has at least two sub-array blocks and a first interconnect routing channel through which a first group of local interconnect lines extend. Each of the two sub-array blocks includes at least two lower-level sub-array blocks and a second interconnect routing channel through which a second group of local interconnect lines extend. The first group of local interconnect lines are configured to carry input information for accessing memory locations in which to store data or from which to retrieve data, and the second group of local interconnect lines are configured to carry a subset of the input information.

Abstract translation: 阵列块具有至少两个子阵列块和第一互连路由信道，第一组局部互连线延伸穿过该第一互连路由信道。 两个子阵列块中的每一个包括至少两个下级子阵列块和第二互连线路通道，第二组本地互连线延伸通过该第二互连线路通道。 第一组本地互连线被配置为携带用于访问存储数据的存储位置或从哪个检索数据的输入信息，并且第二组局部互连线被配置为携带输入信息的子集。

公开(公告)号：WO01065565A1

公开(公告)日：2001-09-07

申请号：PCT/CA2001/000273

申请日：2001-03-05

IPC: G11C11/41 ,  G11C11/412 ,  G11C15/04 ,  H01L21/8244 ,  H01L27/11

CPC classification number: H01L27/1104 ,  G11C11/412 ,  G11C15/04 ,  G11C15/043

Abstract: A memory cell comprising an inverting stage, an access transistor coupled between a data line and an input of the inverting stage, the access transistor being responsive to a control signal for selectively coupling the data line and the inverting stage input, a feedback transistor coupled to the inverting stage input and being responsive to an output of the inverting stage for latching the inerting stage in a first logic state and whereby the cell is maintained in a second logic state by a leakage current flowing through the access transistor which is greater than a current flowing through the feedback transistor.

Abstract translation: 存储单元，包括反相级，耦合在数据线和反相级的输入端之间的存取晶体管，所述存取晶体管响应于选择性地耦合所述数据线和所述反相级输入的控制信号，耦合到 反相级输入并且响应于反相级的输出，用于在第一逻辑状态下锁存所述衰减级，并且由此流过所述存取晶体管的漏电流将所述单元保持在第二逻辑状态，所述漏电流大于电流 流过反馈晶体管。