公开(公告)号：WO2003085512A3

公开(公告)日：2003-10-16

申请号：PCT/EP2003/003401

申请日：2003-04-01

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE, Astrid ,  JANSSEN, Norbert ,  SEDLAK, Holger ,  SEIFERT, Jean-Pierre

Inventor： ELBE, Astrid ,  JANSSEN, Norbert ,  SEDLAK, Holger ,  SEIFERT, Jean-Pierre

IPC: G06F7/50

Abstract: Ein Rechenwerk umfaßt eine Mehrzahl von Addiererblöcken (200, 202, 204, 206, 208, 210, 212), wobei jeder Addiererblock eine Mehrzahl von Einzeladdierern, einen Übertrag-Eingang (214), einen Übertrag-Ausgang (216) und einen Übertrag-Durchlauf-Ausgang (218) aufweist, wobei durch ein Signal an dem Übertrag-Durchlauf-Ausgang (218) eines Addiererblocks anzeigbar ist, daß einÜbertrag den Addiererblock durchläuft. Abhängig von dem Übertrag-Durchlauf-Ausgangssignaleines Addiererblocks wird ein Taktgenerator zum Speisen der Addiererblöcke mit zu verarbeitendenOperanden verlangsamt. Zur Behandlung eines variablen niederstwertigen Bits ist eine Einrichtung(224) zum Bestimmen, in welchem Addiererblock (206) der Addiererblöcke ein niederstwertiges Biteines zu subtrahierenden Operanden angeordnet ist, vorgesehen.

公开(公告)号：WO2003081417A2

公开(公告)日：2003-10-02

申请号：PCT/EP2003/002436

申请日：2003-03-10

Applicant: INFINEON TECHNOLOGIES AG ,  JANSSEN, Norbert ,  SEIFERT, Jean-Pierre

Inventor： JANSSEN, Norbert ,  SEIFERT, Jean-Pierre

IPC: G06F7/00

CPC classification number: G06F7/588

Abstract: Ein Zufallszahlengenerator umfasst eine rückgekoppelte Inverterkette (10) mit in Serie geschalteten Invertern (18a, 18b, 18c), eine Ausgabeeinrichtung (12) zum Ausgeben einer Zufallszahl, die von einem Zustand zwischen zwei Invertern (18a, 18c) der rückgekoppelten Inverterkette (10) abhängt, sowie eine Verarbeitungseinrichtung (14) zum Verarbeiten eines Signals zwischen zwei aufeinanderfolgenden Inverterketten der in Serie geschalteten Inverter und zum Einspeisen eines verarbeiteten Signals in die rückgekoppelte Inverterkette, wobei die Verarbeitungseinrichtung (14) so ausgebildet ist, dass sich das verarbeitete Signal von dem Signal zwischen den zwei aufeinanderfolgenden Invertern (18a, 18c) unterscheidet. Durch gezieltes Beeinflussen der rückgekoppelten Inverterkette (10) wird die Gefahr des periodischen Abtastens mittels der Ausgabeeinrichtung (12) minimiert, so dass ein hochqualitativer Zufallszahlengenerator mit kleinem Chipflächenverbrauch und kleinem Leistungsverbrauch erhalten wird.

Abstract translation: 随机数生成器包括反馈反相器链（10）与用于反馈反相器链的两个反相器（18A，18C）之间从一个状态输出的随机数串联连接的反相器（18A，18B，18C），输出装置（12）（10） 取决于，以及用于处理串联连接的反相器的两个后续反相器链之间的信号，并供给在反馈反相器链中的处理的信号，其中，在形成所述处理装置（14），以使得处理装置（14）从所述信号处理后的信号 两个连续的反相器之间的（18A，18C）是不同的。 所述周期性扫描的风险由输出装置（12）通过选择性地影响反馈反相器链（10），以便获得具有小的芯片面积消耗和功率消耗小的高品质的随机数生成最小化。

公开(公告)号：WO2003021424A2

公开(公告)日：2003-03-13

申请号：PCT/EP2002/009404

申请日：2002-08-22

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE, Astrid ,  JANSSEN, Norbert ,  SEDLAK, Holger ,  SEIFERT, Jean-Pierre

Inventor： ELBE, Astrid ,  JANSSEN, Norbert ,  SEDLAK, Holger ,  SEIFERT, Jean-Pierre

IPC: G06F7/72

CPC classification number: G06F7/722

Abstract: Bei einem Verfahren zum modularen Multiplizieren eines Multiplikanden (C) mit einem Multiplikator (M) unter Verwendung eines Moduls (N) werden zunächst l Multiplikations-Verschiebungs-Werte mittels eines Multiplikations-Vorausschau-Verfahrens unter Berücksichtigung von l Blöcken von Stellen des Multiplikators (M), die aneinander angrenzen, ermittelt (10). Hierauf werden l Reduktions-Verschiebungs-Werte mittels eines Reduktions-Vorausschau-Verfahrens für die l Blöcke von Stellen des Multiplikators (M) ermittelt (13). Ein Zwischenergebnis (Z) aus einem vorherigen Iterationsschritt, der Modul (N) oder ein von dem Modul abgeleiteter Wert und der Multiplikand (C) werden mit den l Multiplikations-Verschiebungs-Werten und den l Reduktions-Verschiebungs-Werten beaufschlagt (16), um die 2l+1 Operanden (17) zu erhalten. Mittels eines Multioperandenaddierers (18) werden die 2l+1 Operanden zusammengefaßt, um ein aktualisiertes Zwischenergebnis (Z') für einen auf den vorherigen Iterationsschritt folgenden Iterationsschritt zu erhalten, wobei die Iteration so lange fortgesetzt wird, bis sämtliche Stellen des Multiplikators (M) abgearbeitet sind. Abhängig von der Anzahl von Operanden wird die Anzahl von zu berechnenden Zyklen reduziert, so daß auf Kosten eines größeren Hardware-Aufwands eine schnellere Berechnung der modularen Multiplikation möglich ist.

Abstract translation: 在用于模块化通过使用弹性模量（N）乘法器（M）被乘数（C）相乘的方法是通过在考虑的乘数的位升块的乘法先行方法的装置（第一升乘法移位值M ），彼此相邻的被确定（10）。 接着通过的乘数（M）的数字的L个块还原 - 先行方法的手段升减少移值被确定（13）。 中间结果（Z）来自先前迭代步骤中，模数（N），或从模值导出的值与被乘数（C）与所述升乘法移位值和施加的升还原位移值（16） 以获得21 + 1个操作数（17）。 通过Multioperandenaddierers的装置（18）总结了21 + 1点的操作数以获得更新的中间结果（Z“），用于以下的迭代前面的迭代步骤，迭代继续，直到所执行的乘数的所有数字（M） 是。 根据操作数来计算的循环的数目的数目被减少，因此以较大的硬件开销为代价的模乘的更快的计算是可能的。

公开(公告)号：WO02073394A3

公开(公告)日：2002-11-07

申请号：PCT/EP0200734

申请日：2002-01-24

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE ASTRID ,  SEDLAK HOLGER ,  JANSSEN NORBERT ,  SEIFERT JEAN-PIERRE

Inventor： ELBE ASTRID ,  SEDLAK HOLGER ,  JANSSEN NORBERT ,  SEIFERT JEAN-PIERRE

IPC: G06F7/00 ,  G06F7/72 ,  G09C1/00

CPC classification number: G06F7/722

Abstract: The invention relates to a method for modular multiplication using a multiplication prediction process for calculating a multiplication shift value and a reduction prediction process for calculating a reduction shift value. According to said method, a modulus is first transformed (10) into a transformed modulus, which is greater than the modulus. The transformation is carried out in such a way that a predefined portion of the transformed modulus has a higher order position with a first predefined value, which is followed at least by a lower order position with a second predefined value. During the iterative processing (12) of the modular multiplication using the multiplication prediction process and the reduction prediction process, the transformed modulus is used to obtain a transformed result for the modular multiplication at the end of the iteration. Finally, the transformed result undergoes an inverse transform (14) by means of modular reduction using the original modulus. The inventive transformation simplifies the iterative processing of the modular multiplication, enabling the latter to be carried out more rapidly.

Abstract translation: 模块化MultiplizierenBei方法和装置中使用乘法先行方法用于计算乘法移位值和计算减少移位值的减少先行方法模乘的方法是首先变换成经变换的模量的模块（10） 这比模块大。 该变换中进行，使得具有具有第一预定值，其为至少遵循具有第二预定值的少显著位更显著数字变换模量的​​预定分数。 期间使用所述乘法的先行处理的模乘和模数转换的还原先行方法的迭代工作关（12）被用于获得变换结果为在迭代结束时的模乘。 最后，转换后的结果通过使用原始模量（14）的模块化缩减重新形成。 根据本发明的改造，模乘的迭代处理被简化，从而使模乘可以更快地执行。

公开(公告)号：WO0248857A3

公开(公告)日：2002-09-19

申请号：PCT/EP0113279

申请日：2001-11-16

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE ASTRID ,  JANSSEN NORBERT ,  SEDLAK HOLGER

Inventor： ELBE ASTRID ,  JANSSEN NORBERT ,  SEDLAK HOLGER

IPC: G06F15/78 ,  G06F7/72 ,  H04L9/10 ,  H04L9/14 ,  G06F1/00

CPC classification number: G06F7/72 ,  G06F2207/7223 ,  G06F2207/7266

Abstract: The invention relates to a cryptographic processor for carrying out operations for cryptographic applications and comprising a large number of coprocessors (104a, 104b, 104c), each coprocessor having a control unit and an arithmetic unit, a central processing unit (102) for controlling the large number of coprocessors (104a, 104b, 104c) and a bus (101) for connecting each coprocessor (104a, 104b, 104c) to the central processing unit (102). The central processing unit (102), the majority of coprocessors (104a, 104b, 104c) and the bus (101) are integrated into a single chip (100). The chip also comprises a common power supply input (122) for supplying the large number of coprocessors (104a, 104b, 104c). The connection in series of different coprocessors increases the throughput of the cryptographic processor and simultaneously improves the security of said processor against attacks, made on the basis of an evaluation of output profiles of the cryptographic processor, as the output profiles of at least two coprocessors are superimposed. By using different types of coprocessors, the cryptographic processor can also be configured as a multifunctional cryptographic processor suitable for use with a multitude of different cryptographic algorithms.

Abstract translation: 用于加密应用程序执行操作的密码处理器包括：多个协处理器（104A，104B，104C），每个协处理器具有控制单元和算术单元，用于驱动一个中央处理单元（102），所述多个协处理器（104A，104B， 104C）和用于连接每个协处理器（104A，104B，104C）输出到总线（101），所述中央处理单元（102）。 中央处理单元（102），所述多个协处理器（104A，104B，104C）和总线（101）的是一个单一的芯片（100）被集成在。 该芯片还包括用于提供所述多个协处理器（104A，104B，104C）的公共电源电流访问（122）。 在吞吐量和同时改善密码处理器的攻击的安全性的增加是通过各种协处理器，其基于的密码处理器的性能概况评估的并行连接来实现，因为至少两个协处理器的功率分布重叠。 此外，密码处理器，也可以通过使用各种协处理器作为多功能密码处理器为适合于各种不同的密码算法配置。

公开(公告)号：WO2004077196A2

公开(公告)日：2004-09-10

申请号：PCT/EP2004001874

申请日：2004-02-25

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE ASTRID ,  JANSSEN NORBERT ,  SEDLAK HOLGER

Inventor： ELBE ASTRID ,  JANSSEN NORBERT ,  SEDLAK HOLGER

IPC: G06F20060101 ,  G06F7/50 ,  G06F7/501 ,  G06F7/60 ,  G09C1/00 ,  G06F

CPC classification number: G06F7/607 ,  G06F7/501 ,  G06F2207/3872 ,  G06F2207/7266

Abstract: The invention relates to a half-adder for adding bits of at least two input operands in order to obtain at least two output bits. The inventive half-adder comprised an input stage (10), a plurality of commutation stages (12a, 12b, 12c) and an output stage (14a, 14b, 14c) arranged after each commutation stage, respectively. In a data mode, the commutation stages can operate either for delivering a bit or an inverse bit of an output (18a, 18b, 18c) on the output stage arranged after the corresponding commutation stage. The output stage modifies an output bit with respect to the past preparation mode on the basis of the bit contained in the corresponding commutation stage and completes a complementary bit from the past preparation mode. The half-adder circuit has a surface effectiveness using complete dual-rail logic and being protected against any cryptographic attack.

Abstract translation: 用于添加位的至少两个输入操作数的，以获得至少两个输出位，除了一个输入级（10）的本发明的半加器包括多个交换级（12A，12B，12C）和每个声级的设置的输出级的下游（图14A，14B，14C） ， 在数据模式中，开关电路用于传送任一个比特或比特反转在输出（18A，18B，18C）连接到输出级，其被布置在下游的相应档位的。 然后，输出级从各开关级接收基于所述比特的变化，输出比特相比之前的准备模式，并从前面的准备模式增加了互补位。 半加器电路是区域有效，因为它并不需要完整的双轨逻辑，但反对密码攻击的安全。

公开(公告)号：WO2003104975A3

公开(公告)日：2003-12-18

申请号：PCT/EP2003/005642

申请日：2003-05-28

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE, Astrid ,  FISCHER, Wieland ,  JANSSEN, Norbert ,  SEDLAK, Holger ,  SEIFERT, Jean-Pierre

Inventor： ELBE, Astrid ,  FISCHER, Wieland ,  JANSSEN, Norbert ,  SEDLAK, Holger ,  SEIFERT, Jean-Pierre

IPC: G06F9/302

Abstract: Ein Prozessor umfaßt ein Quellregister (10) mit einem Quellregisterinhalt, ein Zielregister (12), ein Rechenwerk (14) zum Durchführen einer Berechnung unter Verwendung des Quellregisterinhalts, wobei die Berechnung in mehreren Berechnungszyklen ausführbar ist, und wobei in jedem Zyklus lediglich ein Teil des Quellregisterinhalts verwendbar ist, einen Datenbus (18), der mit dem Quellregister (10), dem Zielregister (12) und dem Rechenwerk (14) verbunden ist, sowie eine Prozessorsteuerung. Die Prozessorsteuerung ist betreibbar, um während der Berechnung den Quellregisterinhalt in Portionen dem Rechenwerk einerseits und dem Zielregister andererseits über den Datenbus zuzuführen, so daß nach einer Ausführung der Berechnung der Quellregisterinhalt in das Zielregister geschrieben ist. Damit ist es möglich, für portionsweise zu verarbeitende lange Operanden eine Registerkopie von einem Quellregister in ein Zielregister über einen begrenzten Datenbus ohne zusätzliche Maschinenzyklen zu erreichen.

公开(公告)号：WO2003085512A2

公开(公告)日：2003-10-16

申请号：PCT/EP2003/003401

申请日：2003-04-01

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE, Astrid ,  JANSSEN, Norbert ,  SEDLAK, Holger ,  SEIFERT, Jean-Pierre

Inventor： ELBE, Astrid ,  JANSSEN, Norbert ,  SEDLAK, Holger ,  SEIFERT, Jean-Pierre

IPC: G06F7/50

CPC classification number: G06F7/506 ,  G06F7/5052

Abstract: Ein Rechenwerk umfaßt eine Mehrzahl von Addiererblöcken (200, 202, 204, 206, 208, 210, 212), wobei jeder Addiererblock eine Mehrzahl von Einzeladdierern, einen Übertrag-Eingang (214), einen Übertrag-Ausgang (216) und einen Übertrag-Durchlauf-Ausgang (218) aufweist, wobei durch ein Signal an dem Übertrag-Durchlauf-Ausgang (218) eines Addiererblocks anzeigbar ist, daß einÜbertrag den Addiererblock durchläuft. Abhängig von dem Übertrag-Durchlauf-Ausgangssignaleines Addiererblocks wird ein Taktgenerator zum Speisen der Addiererblöcke mit zu verarbeitendenOperanden verlangsamt. Zur Behandlung eines variablen niederstwertigen Bits ist eine Einrichtung(224) zum Bestimmen, in welchem Addiererblock (206) der Addiererblöcke ein niederstwertiges Biteines zu subtrahierenden Operanden angeordnet ist, vorgesehen. Ferner ist eine Einrichtung (222) zum Deaktivieren des Übertrag-Durchlauf-Ausgangs von einem oder mehreren Addiererblöcken vorgesehen, die für bezüglich des Addiererblocks, in dem sich das niederstwertige Bit des zusubtrahierenden Operanden befindet, niederwertige Stellen vorgesehen sind. Schließlich ist eine Einrichtung (230) zum Einspeisen eines Übertrags (C ein ) in den Übertrag-Eingang des Addiererblocks,in dem sich das niederstwertige Bit des zu subtrahierenden Operanden befindet, angeordnet. Damit wird sichergestellt, daß Bits unterhalb des niederstwertigen Bits des Operanden weder zu künstlichen Panik-Signalen führen noch ein Subtraktionsergebnis verfälschen.

Abstract translation: 一种算术单元，包括多个加法器块（200，202，204，206，208，210，212），其中，每个加法器块包括多个Einzeladdierern，一个进位输入（214），一个进位输出（216）和一可转印 通过输出（218），其特征在于，通过在加法器块的进位输出通（218）的信号是可显示的那个einÜbertrag通过加法器块。 取决于加法器的进位输出通，用于供给加法器的时钟发生器被减缓与处理操作数。 用于可变显著位的治疗是用于在加法器块，其加法器模块（206）确定至少显著Biteines设置操作数要被减去，提供了一种装置（224）。 被提供，进一步包括用于去激活的一个或多个加法器块进位通输出装置（222），其被设置用于相对于所述加法器块，其中，所述操作数的至少显著位zusubtrahierenden，低级位数。 最后，配置有装置（230），用于提供一个进位（CIN）到加法器，其中，所述操作数的至少显著位要被减去的是进位输入。 这确保了位导致仍低于操作数既不人工恐慌信号的至少显著位扭曲减法。

公开(公告)号：WO2003084120A1

公开(公告)日：2003-10-09

申请号：PCT/DE2003/000774

申请日：2003-03-11

Applicant: INFINEON TECHNOLOGIES AG ,  DIRSCHERL, Gerd ,  JANSSEN, Norbert

Inventor： DIRSCHERL, Gerd ,  JANSSEN, Norbert

IPC: H04L9/00

CPC classification number: H04K1/00 ,  H04L9/003

Abstract: Die Erfindung schlägt eine Schaltungsanordnung mit einem Sender (S) und einem Empfänger (E) vor, bei der der Sender (S) über N-Signalleitungen (L1,...LN) mit dem Empfänger (E) gekoppelt ist, wobei eine Nutzinformation zwischen dem Sender (S) und dem Empfänger (E) über M zufällig auswählbare Signalleitungen austauschbar ist, wobei N > M ist.

Abstract translation: 本发明提出的电路装置与发射器（S），并在前面的接收器（E），其中，经由N条信号线的发送器（S）（L1，... LN）被耦合到所述接收器（E），有效载荷 是通过兼并随机选择的信号线的发送器（S）和所述接收器（E），其中，N> M之间互换

公开(公告)号：WO2003081398A2

公开(公告)日：2003-10-02

申请号：PCT/EP2003/002974

申请日：2003-03-21

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE, Astrid ,  FISCHER, Wieland ,  JANSSEN, Norbert ,  RÖMER, Tanja ,  SEDLAK, Holger ,  SEIFERT, Jean-Pierre

Inventor： ELBE, Astrid ,  FISCHER, Wieland ,  JANSSEN, Norbert ,  RÖMER, Tanja ,  SEDLAK, Holger ,  SEIFERT, Jean-Pierre

IPC: G06F1/00

CPC classification number: G06F21/79

Abstract: Zum sicheren Laden von Nutzdaten auf einen Datenträger (10) wird zunächst eine Blinddateneinheit bereitgestellt (14), die eine Zufallszahl sein kann. Ferner wird eine Nutzdateneinheit bereitgestellt (14), die aus einer Folge von Nutzdateneinheiten stammt und Nutzinformationen darstellt. Um eine Leistungsanalyse zum Ermitteln des Hamming-Gewichts von verarbeiteten Nutzdaten abzuwehren, wird vor dem Laden einer Nutzdateneinheit auf den Datenträger (10), der z. B. ein Register oder ein Bus ist, zunächst eine Blinddateneinheit geladen. Damit kann ein Angreifer lediglich das Hamming-Gewicht aus einer Kombination von Nutzdateneinheit und Blinddateneinheit ermitteln, jedoch nicht das Hamming-Gewicht der Nutzdateneinheit selbst.

Abstract translation: 用于数据载体（10）上的用户数据的安全充电具有虚设数据单元被首先提供（14），其可以是随机数。 另外，有效负载单元被提供（14）从Nutzdateneinheiten的序列衍生和表示有效载荷。 抵御性能分析，用于确定经处理的用户数据的汉明权重，加载净荷单元到数据载体（10），沿z之前。 B.是寄存器或总线，最初装载的虚设数据单元。 因此攻击者只能确定有效载荷单元和伪数据单元的组合的汉明权重，而不是有效载荷单元本身的汉明权重。