公开(公告)号：WO2005050904A1

公开(公告)日：2005-06-02

申请号：PCT/JP2004/005666

申请日：2004-04-28

Applicant: 株式会社アドバンテスト ,  須田 昌克 ,  須藤 訓 ,  岡安 俊幸

Inventor： 須田 昌克 ,  須藤 訓 ,  岡安 俊幸

IPC: H04L7/02

CPC classification number: H03L7/0812 ,  G01R31/31922 ,  H03K5/135 ,  H03K2005/00026 ,  H03L7/0805 ,  H04L1/205 ,  H04L1/24 ,  H04L7/0008 ,  H04L7/0037 ,  H04L7/0041

Abstract: 　本発明に係るクロックリカバリ回路は、第１遅延量でデータ信号を順次遅延させる複数段の第１可変遅延素子と、第１遅延量より大きい第２遅延量で、クロック信号を順次遅延させる複数段の第２可変遅延素子と、複数段の第１可変遅延素子によって遅延された複数のデータ信号を、同一段の第２可変遅延素子によって遅延されたクロック信号によりサンプリングする複数のタイミングコンパレータと、連続する２つのタイミングコンパレータの２つのサンプリング結果を排他的論理和演算する複数のＥＯＲ回路と、複数のＥＯＲ回路の演算結果に基づいて、クロック信号を遅延させるリカバリ可変遅延回路とを有する。

Abstract translation: 一种时钟恢复电路，包括多级的第一可变延迟元件，用于将数据信号顺序地延迟第一延迟量; 多级的第二可变延迟元件，用于顺序地延迟时钟信号大于第一延迟量的第二延迟量; 多个定时比较器，用于通过由相同级的第二可变延迟元件延迟的时钟信号进行采样; 多个EOR电路，用于执行两个后续定时比较器的两个采样结果的异或运算; 以及恢复可变延迟电路，用于基于多个EOR电路的异或运算的结果来延迟时钟信号。

公开(公告)号：WO2005050231A1

公开(公告)日：2005-06-02

申请号：PCT/JP2004/005664

申请日：2004-04-28

Applicant: 株式会社アドバンテスト ,  須田 昌克 ,  須藤 訓 ,  岡安 俊幸

Inventor： 須田 昌克 ,  須藤 訓 ,  岡安 俊幸

IPC: G01R31/3181

CPC classification number: G01R31/31922 ,  H03K5/133 ,  H03K5/135 ,  H03K2005/00026 ,  H03L7/07 ,  H03L7/0805 ,  H03L7/0812 ,  H03L7/0814 ,  H03L7/091 ,  H04L7/00 ,  H04L7/0037 ,  H04L7/0041

Abstract: 　本発明に係るデータサンプリング装置は、第１遅延量でデータ信号を順次遅延させる複数段の第１可変遅延素子と、第１遅延量より大きい第２遅延量でストローブ信号を順次遅延させる複数段の第２可変遅延素子と、複数段の第１可変遅延素子によって遅延された複数のデータ信号を、同一段の第２可変遅延素子によって遅延されたストローブ信号によりサンプリングする複数のタイミングコンパレータとを備え、タイミングコンパレータは、ストローブ信号に基づいてデータ信号を寄生容量によりラッチして出力するダイナミックＤ−ＦＦ回路と、ストローブ信号を遅延させるバッファと、遅延されたストローブ信号に基づいて、ダイナミックＤ−ＦＦ回路が出力した出力信号を、正帰還回路によりラッチして出力する正帰還Ｄ−ＦＦ回路とを有する。

Abstract translation: 数据采样装置包括：多级的第一可变延迟元件，用于以第一延迟量连续地延迟数据信号; 多级的第二可变延迟元件，用于以大于所述第一延迟量的第二延迟量连续延迟选通信号; 以及多个定时比较器，用于通过由相同级的第二可变延迟元件延迟的选通信号对由多级的第一可变延迟元件延迟的数据信号进行采样。 每个定时比较器包括：动态D-FF电路，用于根据选通信号将寄生电容锁存在数据信号上并将其输出; 用于延迟选通信号的缓冲器; 以及正反馈D-FF电路，用于根据延迟的选通信号通过正反馈电路来锁存来自动态D-FF电路的输出信号并将其输出。

公开(公告)号：WO2005050844A1

公开(公告)日：2005-06-02

申请号：PCT/JP2004/005665

申请日：2004-04-28

Applicant: 株式会社アドバンテスト ,  須田 昌克 ,  須藤 訓 ,  岡安 俊幸

Inventor： 須田 昌克 ,  須藤 訓 ,  岡安 俊幸

IPC: H03K5/13

CPC classification number: H03L7/0812 ,  G01R31/31922 ,  G01R31/31937 ,  H03K5/135 ,  H03K2005/00026 ,  H03L7/0805

Abstract: 　本発明に係る可変遅延回路は、直列に接続され、基準クロック信号又はデータ信号を順次遅延させる複数段の第１可変遅延素子と、複数段の第１可変遅延素子に並列に接続され、基準クロック信号を遅延させる第２可変遅延素子と、複数段の第１可変遅延素子によって遅延された基準クロック信号の位相を、第２可変遅延素子によって遅延された基準クロック信号の位相とを比較する位相比較器と、位相比較器の比較結果に基づいて、複数段の第１可変遅延素子によって遅延された基準クロック信号の位相を、第２可変遅延素子によって遅延された基準クロック信号の所定のサイクル後の位相と略等しくすべく、複数段の第１可変遅延素子のそれぞれの遅延量を制御する遅延量制御部とを備える。

Abstract translation: 可变延迟电路包括用于顺序地延迟参考时钟信号或数据信号的多个第一串联可变延迟元件; 与所述多个第一可变延迟元件并联连接的用于延迟所述参考时钟信号的第二可变延迟元件; 相位比较器，用于将由多个第一可变延迟元件延迟的参考时钟信号的相位与由第二可变延迟元件延迟的参考时钟信号的相位进行比较; 以及延迟量控制部分，用于基于相位比较器的比较结果控制多个第一可变延迟元件的延迟量，使得由多个第一可变延迟元件延迟的参考时钟信号的相位变为 大约等于由第二可变延迟元件延迟预定数量的周期的参考时钟信号的相位。

公开(公告)号：WO2007114379A1

公开(公告)日：2007-10-11

申请号：PCT/JP2007/057240

申请日：2007-03-30

Applicant: 株式会社アドバンテスト ,  蓮見 卓也 ,  須田 昌克 ,  須藤 訓

Inventor： 蓮見 卓也 ,  須田 昌克 ,  須藤 訓

IPC: H03K5/13 ,  G01R31/3183 ,  H03K5/12

CPC classification number: G01R31/31727 ,  G01R31/31725 ,  G01R31/31922 ,  G01R31/31937 ,  H03K5/133 ,  H03K2005/00032 ,  H03K2005/00078 ,  H03K2005/00215 ,  H03K2005/00221

Abstract: 　入力信号を指定された遅延時間遅延させた出力信号を出力する可変遅延回路であって、遅延時間の設定値に応じた制御電圧を出力する遅延制御部と、ゲートに制御電圧を入力し、制御電圧に応じたドレイン電流を出力する電流制御用ＭＯＳトランジスタと、電流制御用ＭＯＳトランジスタのソース－ドレインと並列に接続され、ドレイン電流の通常使用範囲内において、予め定められた境界電流より大きい範囲でドレイン電流が増加するにつれて単調減少する補正電流を出力する補正部と、入力信号に応じて出力信号の信号値を変化させる場合において、ドレイン電流に補正電流を加えた出力電流を当該可変遅延回路の出力端子との間に流すことにより、出力信号を出力電流に応じた時間遅延して出力する遅延素子とを備える可変遅延回路を提供する。

Abstract translation: 一种可变延迟电路，用于提供通过将输入信号延迟指定的延迟时间而获得的输出信号。 可变延迟电路包括延迟控制部分，其根据延迟时间的设定值提供控制电压; 电流控制MOS晶体管，其在其栅极处接收控制电压，并根据控制电压提供漏极电流; 校正部分并联连接到电流控制MOS晶体管的源极 - 漏极，并且在正常使用范围内提供随着漏极电流增加大于预定边界电流的范围而简单地减小的校正电流 的漏极电流; 以及延迟元件，在输出信号的信号值根据输入信号变化的情况下，使通过将补偿电流加到漏极电流而获得的输出信号在延迟元件 和可变延迟电路的输出端子，从而根据输出电流提供延迟一段时间的输出信号。

公开(公告)号：WO2006035604A1

公开(公告)日：2006-04-06

申请号：PCT/JP2005/016953

申请日：2005-09-14

Applicant: 株式会社アドバンテスト ,  須田 昌克 ,  須藤 訓

Inventor： 須田 昌克 ,  須藤 訓

IPC: G01R31/28

CPC classification number: G01R31/31922 ,  G01R31/31721 ,  G01R31/31727 ,  G01R31/31924

Abstract: 　補償用回路のレイアウト面積を小さくするとともに、遅延回路自身の電力変動により生じる温度変動や電源の負荷変動による遅延時間の精度劣化を抑制する。 　タイミングパルス信号に遅延時間を与える遅延回路２５と、この遅延回路の消費電流を補間するための補償用回路（ヒータ回路２８）とを備えた消費電流バランス回路において、遅延回路２５と同じ電源領域に設けられたリング発振器３１と、このリング発振器３１の出力周期を測定する出力周期カウンタ３２と、Ｓｔａｎｄ－ｂｙ状態におけるリング発振器３１の出力周期と動作状態におけるその出力周期との差分が最小となるようにヒータ回路２８の電流量を各ステージごとあるいは各回路ごとに調整するヒータ回路電流量調整回路３３とを備えた。

Abstract translation: 为了减小补偿电路的布局面积，并且抑制由于延迟电路本身的功率变化或由电源的负载变化引起的温度变化引起的延迟时间的精度降低。 电流消耗平衡电路包括用于对定时脉冲信号施加延迟时间的延迟电路（25）和用于内插延迟电路的电流消耗的补偿电路（加热器电路28）。 电流消耗平衡电路还包括设置在与延迟电路（25）相同的电源区域中的环形振荡器（31）。 用于确定环形振荡器（31）的输出周期的输出周期计数器（32）; 以及加热器电路电流量调节电路（33），用于对于每个级或电路调节加热器电路（28）的电流量，以最小化立体声环路振荡器（31）的输出周期之间的差异， 处于活动状态的环状振荡器（31）的输出周期。

公开(公告)号：WO2003040739A1

公开(公告)日：2003-05-15

申请号：PCT/JP2002/011660

申请日：2002-11-08

Applicant: 株式会社アドバンテスト ,  須藤 訓 ,  渡辺 直良

Inventor： 須藤 訓 ,  渡辺 直良

IPC: G01R31/28

CPC classification number: G01R31/31917 ,  G01R31/31924 ,  G01R31/31928

Abstract: A semiconductor device tester for testing semiconductor devices at a time. The circuit scale of the semiconductor device tester enabling specific data to be concurrently written in each semiconductor device is not increased by the enabling of concurrent write. Pairs of an integer delay generating section and a fraction delay generating section constituting a semiconductor device tester are provided. The number of pairs is equal to the number of pins of the semiconductor devices under test. For each pair, waveform control sections are provided, the number of which is equal to the number of semiconductor devices under test. Each waveform control section generates set and reset pulses for generating a test pattern signal applied to the pins of the same attribute of the semiconductor devices under test to generate a test pattern signal. By applying individual data in place of test pattern data to the waveform control sections, the individual data can be concurrently written in the semiconductor devices under test.

Abstract translation: 一次半导体器件测试仪。 通过启用同时写入，不会增加能够同时写入每个半导体器件中的特定数据的半导体器件测试器的电路规模。 提供了构成半导体器件测试器的整数延迟产生部分和分数延迟产生部分的对。 成对数等于被测半导体器件的引脚数。 对于每对，提供波形控制部分，其数量等于被测半导体器件的数量。 每个波形控制部分产生设置和复位脉冲，用于产生施加到被测半导体器件的属性的引脚的测试图形信号，以产生测试图案信号。 通过将单独的数据代替测试图案数据到波形控制部分，可以将个别数据同时写入被测半导体器件。