公开(公告)号：WO2018182918A1

公开(公告)日：2018-10-04

申请号：PCT/US2018/020545

申请日：2018-03-01

Applicant: INTEL CORPORATION

Inventor： WEI, Fangxing ,  SHI, Dan ,  ALLEN, Michael

IPC: H03L7/089 ,  H03L7/081

CPC classification number: H04L7/0331 ,  H03K5/26 ,  H03L7/0812 ,  H03L7/087 ,  H03L7/089 ,  H04L7/0037 ,  H04L7/0045 ,  H04L7/027 ,  H04L7/04

Abstract: Technology for a phase detector is described. The phase detector can include a reference clock. The phase detector can include a feedback clock. The phase detector can include a first latch operable to set a first latch output depending on a lead-lag status between the reference clock and the feedback clock. The phase detector can include a second latch that loads the lead-lag status when the reference clock and the feedback clock produce clock signals in a high state. The phase detector can include a third latch that loads the lead-lag status from the second latch when the reference clock and the feedback clock produce clock signals in a low state.

公开(公告)号：WO2018017292A1

公开(公告)日：2018-01-25

申请号：PCT/US2017/039654

申请日：2017-06-28

Applicant: QUALCOMM INCORPORATED

Inventor： BUNCE, Robert, Michael

IPC: H04L7/033 ,  H03K5/135

CPC classification number: H04L7/0037 ,  H03K5/135 ,  H03L7/0807 ,  H04L1/0042 ,  H04L7/0008 ,  H04L7/0012 ,  H04L7/0337 ,  H04L25/14

Abstract: An apparatus for setting the timing of a triggering edge of a clock signal with respect to received parallel data. The apparatus includes a set of flip-flops including respective data inputs, respective clock inputs, and respective data outputs, wherein the set of flip-flops are configured to generate a set of output data at the data output based on parallel data applied to the respective data inputs in response to a triggering edge of a clock signal applied to the clock inputs; a variable delay element configured to apply a calibrated delay to the clock signal; and a controller configured to generate a control signal for the variable delay element to apply the calibrated delay to the clock signal based on the set of output data generated at the data outputs of the set of flip-flops.

Abstract translation: 用于相对于接收的并行数据设置时钟信号的触发沿的定时的设备。 该设备包括一组触发器，该组触发器包括相应的数据输入，相应的时钟输入和相应的数据输出，其中该组触发器被配置为基于施加到该数据输出的并行数据在该数据输出处生成一组输出数据 响应于施加到时钟输入的时钟信号的触发边缘的相应数据输入; 可变延迟元件，被配置为将校准的延迟施加到所述时钟信号; 以及控制器，被配置为基于在该组触发器的数据输出端处生成的输出数据集来生成用于可变延迟元件的控制信号，以将校准的延迟应用于时钟信号。

公开(公告)号：WO2016042449A1

公开(公告)日：2016-03-24

申请号：PCT/IB2015/056994

申请日：2015-09-11

Applicant: TELEFONAKTIEBOLAGET L M ERICSSON (PUBL)

Inventor： BIEDERMAN, Daniel Christian

IPC: H04L7/00 ,  H03K5/13

CPC classification number: H04L7/0037 ,  H03K5/133 ,  H04J3/0697 ,  H04L7/0041

Abstract: In one aspect of the teachings herein, a timing circuit detects the assertion of an incoming timing pulse signal at a timing resolution higher than that afforded by the sampling clock signal used to detect the assertion event. To do so, the timing circuit uses delay circuitry to obtain incrementally delayed versions of the incoming timing pulse signal or sampling clock signal. The delay increments are fractions of the sampling clock period and the timing circuit uses the delayed versions to determine a timing difference between actual assertion time of the incoming timing pulse signal and the sampling clock edge at which assertion of the incoming timing pulse signal is detected. In another aspect, a timing circuit uses similar delay techniques to control the timing of an outgoing timing pulse signal at a timing resolution higher than that afforded by the clock circuitry associated with generating the outgoing signal.

Abstract translation: 在本文的教导的一个方面，定时电路以比由用于检测断言事件的采样时钟信号提供的定时分辨率高的定时分辨率检测输入定时脉冲信号的断言。 为了做到这一点，定时电路使用延迟电路来获得输入定时脉冲信号或采样时钟信号的递增延迟版本。 延迟增量是采样时钟周期的分数，并且定时电路使用延迟版本来确定输入定时脉冲信号的实际断言时间与检测到输入定时脉冲信号的断言的采样时钟沿之间的定时差。 在另一方面，定时电路使用类似的延迟技术来以比由与产生输出信号相关的时钟电路所提供的定时分辨率更高的定时分辨率来控制输出定时脉冲信号的定时。

公开(公告)号：WO2014041924A1

公开(公告)日：2014-03-20

申请号：PCT/JP2013/071264

申请日：2013-08-06

Applicant: ザインエレクトロニクス株式会社

Inventor： 浅田　邦博 ,  飯塚　哲也 ,  三浦　賢 ,  石曽根　洋平 ,  村上　芳道 ,  久保　俊一 ,  山本　周平

IPC: H04L7/02

CPC classification number: H04L7/0037 ,  G06F1/04 ,  H03K5/01 ,  H03K2005/00013 ,  H03K2005/00286 ,  H03L7/08 ,  H04L7/0337 ,  H04L7/041

Abstract: 　クロックデータ復元装置１は、入力信号（Data In）に基づいて復元クロック（Recovered Clock）および復元データ（Recovered Data）を生成するものであって、信号選択部１０、位相遅延部２０、時間測定部３０、位相選択部４０、エッジ検出部５０、極性検出部６０、論理反転部７０およびデータ出力部８０を備える。信号選択部１０、位相遅延部２０、時間測定部３０および位相選択部４０は、クロック生成装置１Ａを構成する。位相遅延部２０は、縦続接続された複数個の遅延素子２１ １ ～２１ Ｐ を含む。位相選択部４０は、遅延素子２１ １ ～２１ Ｐ のうちユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して帰還クロック（Feedback Clock）として出力する。

Abstract translation: 该时钟数据恢复装置（1）根据数据生成恢复时钟和恢复数据，并具有信号选择单元（10），相位延迟单元（20），时间测量单元（30） 相位选择单元（40），边缘检测单元（50），极性检测单元（60），逻辑反转单元（70）和数据输出单元（80）。 信号选择单元（10），相位延迟单元（20），时间测量单元（30）和相位选择单元（40）构成时钟发生设备（1A）。 相位延迟单元（20）包括级联的多个延迟元件（211〜21P）。 相位选择单元（40）在延迟元件（211〜21P）之间的与单位间隔时间对应的位置选择从延迟元件输出的信号，并输出该结果作为反馈时钟。

公开(公告)号：WO2013110613A1

公开(公告)日：2013-08-01

申请号：PCT/EP2013/051149

申请日：2013-01-22

Applicant: ST-ERICSSON SA

Inventor： JACQUET, David ,  O'SHEA, Philip ,  PRUNIER, Jacques

IPC: G06F1/12

CPC classification number: H03L7/00 ,  G06F1/12 ,  H03K5/135 ,  H04L7/0037

Abstract: The present invention relates to a signal synchronization circuit comprising at least one synchronizer (2.1 - 2.2) comprising a number N of series connected clock delay elements (3.1 - 3.3), N being equal to or greater than unity and a clock signal generator (1) arranged for generating a modulated clock signal adapted to clock the clock delay element (3.1 - 3.3) or elements of the at least one synchronizer (2.1 - 2.2). The clock generator (1) is arranged to receive a clock signal (5) and at least one operating value (6) and to generate the modulated clock signal (1 out) from the clock signal (5) modified based on the operating value (6).

Abstract translation: 信号同步电路技术领域本发明涉及一种信号同步电路，其包括至少一个同步器（2.1-2.2），其包括N个串联连接的时钟延迟元件（3.1-3.3），N等于或大于1，以及一个时钟信号发生器 ），用于产生适于对所述时钟延迟元件（3.1-3.3）或所述至少一个同步器（2.1-2.2）的元件进行时钟的调制时钟信号。 时钟发生器（1）被布置成接收时钟信号（5）和至少一个操作值（6），并且从基于操作值（5）修改的时钟信号（5）产生调制时钟信号（1 out） 6）。

公开(公告)号：WO2007067609A3

公开(公告)日：2008-08-07

申请号：PCT/US2006046536

申请日：2006-12-06

Applicant: APPLIED MATERIALS INC ,  PRODANOV VLADIMIR ,  BANU MIHAI

Inventor： PRODANOV VLADIMIR ,  BANU MIHAI

IPC: G06F1/00

CPC classification number: H04L7/0008 ,  G06F1/105 ,  H03K5/15013 ,  H03K2005/00032 ,  H03K2005/00097 ,  H03L7/08 ,  H03L7/0812 ,  H03L7/0891 ,  H04L7/0037

Abstract: A method involving: distributing two clock signals over a clock signal distribution system; in each of a plurality local clocking regions located along the signal distribution system, detecting the two clock signals and generating therefrom a local clock signal for that local clocking region, wherein the generated local clock signals for at least some of the plurality of local clocking regions are in a first group all of which are aligned in phase with each other and the generated local clock signals for the remainder of the plurality of local clocking regions are in a second group all of which are aligned in phase with each other, and wherein the phase of the first group is out of phase with the phase of the second group by a predetermined amount; and bringing all of the clock signals for the plurality of local clocking regions into phase alignment so that the phase of the first group is in phase with the phase of the second group.

Abstract translation: 一种方法，包括：通过时钟信号分配系统分配两个时钟信号; 在沿着所述信号分配系统定位的多个本地时钟区域中的每一个中，检测所述两个时钟信号并从其产生用于所述本地时钟区域的本地时钟信号，其中所产生的本地时钟信号用于所述多个本地时钟区域中的至少一些 处于第一组中，所有这些组彼此相位对准，并且多个本地时钟区域的其余部分的所产生的本地时钟信号处于第二组中，所有这些本体时钟信号彼此同相对齐，并且其中， 第一组的相位与第二组的相位异相预定量; 并将多个本地时钟区域的所有时钟信号引入相位对准，使得第一组的相位与第二组的相位同相。

公开(公告)号：WO2008013284A1

公开(公告)日：2008-01-31

申请号：PCT/JP2007/064811

申请日：2007-07-27

Applicant: 松下電器産業株式会社 ,  松尾 道明 ,  青柳 英毅 ,  浅野 仁 ,  鴇 和哉

Inventor： 松尾 道明 ,  青柳 英毅 ,  浅野 仁 ,  鴇 和哉

IPC: H03L7/081 ,  H04J13/00 ,  H04L25/49

CPC classification number: H04L7/033 ,  H03L7/0807 ,  H03L7/0812 ,  H04B1/717 ,  H04B1/7183 ,  H04L7/0037

Abstract: 　本発明は、高速なパルス無線伝送において、低消費電力で簡易な構成によって受信パルス信号を同期捕捉して復調することのできるパルス同期復調装置を提供することを目的とする。 　オン・オフ・キーイング変調方式による受信パルス信号は、伝送レートの半分の周波数のクロック信号で動作するＡＤ変換部１０及び１１によってシンボルが交互に標本化される。同期時には、標本化タイミング調整部２０及び２１の遅延量を異ならせてシンボルパルスの異なる２点の位相を標本化し、得られた標本値の比較に応じて可変遅延部４０の遅延量を調整して同期を確保する。復調時には、可変遅延部４０の遅延量を保持して、標本化タイミング調整部２０及び２１の遅延量を同じ値に切り替えてシンボルパルスを交互に標本化し、得られた標本値を復調処理部６０において閾値判定して、結果を並列直列変換することで復調出力を得る。

Abstract translation: 可以提供一种脉冲同步解调装置，其能够以低功耗和高速脉冲无线电传输中的简单配置同步捕获和解调接收脉冲信号。 基于开/关键控调制方法的接收脉冲信号具有由等于传输速率的一半频率的时钟信号操作的AD转换单元（10,11）交替采样的符号。 在同步时，通过对采样定时调整单元（20,21）的延迟量进行微分，对符号脉冲的两个不同点的相位进行采样。 根据获得的采样值之间的比较，调节可变延迟单元（40）的延迟量以确保同步。 在解调时，保持可变延迟单元（40）的延迟量，并将采样定时调整单元（20,21）的延迟量切换到相同的值，以交替地对符号脉冲进行采样。 所获得的采样值在解调处理单元（60）中进行阈值判定，并且对结果进行并行/串行转换，以获得解调输出。

公开(公告)号：WO2007106766A2

公开(公告)日：2007-09-20

申请号：PCT/US2007/063780

申请日：2007-03-12

Applicant: RAMBUS INC. ,  STOTT, Bret G. ,  HAMPEL, Craig E. ,  WARE, Frederick A.

Inventor： STOTT, Bret G. ,  HAMPEL, Craig E. ,  WARE, Frederick A.

CPC classification number: H04L7/0337 ,  G11C7/04 ,  G11C7/1051 ,  G11C7/1069 ,  G11C7/1078 ,  G11C7/1093 ,  G11C7/1096 ,  G11C7/20 ,  G11C7/22 ,  G11C7/222 ,  G11C2207/2254 ,  H03L7/0814 ,  H04L1/203 ,  H04L7/0004 ,  H04L7/0008 ,  H04L7/0037 ,  H04L7/0041

Abstract: An integrated circuit device includes a delay circuit, sampling circuit and delay control circuit that cooperate to carry out adaptive timing calibration. The delay circuit generates a timing signal by delaying an aperiodic input signal for a first interval. The sampling circuit samples a data signal in response to the timing signal to generate a sequence of data samples, and also samples the data signal in response to a phase-shifted version of the timing signal to generate a sequence of edge samples. The delay control circuit adjusts the first interval based, at least in part, on a phase error indicated by the sequence of data samples and the sequence of edge samples.

Abstract translation: 集成电路装置包括延迟电路，采样电路和延迟控制电路，其协调进行自适应定时校准。 延迟电路通过延迟第一间隔的非周期性输入信号来产生定时信号。 采样电路响应于定时信号对数据信号进行采样以产生数据样本序列，并且还响应于定时信号的相移版本采样数据信号以产生一系列边缘样本。 延迟控制电路至少部分地基于由数据样本序列和边缘样本序列指示的相位误差来调整第一间隔。

公开(公告)号：WO2007053414A3

公开(公告)日：2007-09-13

申请号：PCT/US2006041744

申请日：2006-10-26

Applicant: TERADYNE INC ,  CONNER GEORGE W

Inventor： CONNER GEORGE W

IPC: H04L7/033

CPC classification number: H04L7/033 ,  H04L7/0008 ,  H04L7/0037 ,  H04L7/0337

Abstract: A synchronous clock signal can be adjusted relative to a data signal by decreasing a delay in the synchronous clock signal if a transition of a data signal occurs before a pulse of an offset clock signal which is delayed by one half cycle relative to the synchronous clock signal. The synchronous clock signal can be delayed if the transition of the data signal occurs after the pulse of the offset synchronous clock signal.

Abstract translation: 如果在相对于同步时钟信号延迟了半个周期的偏移时钟信号的脉冲之前发生数据信号的转变，则可以通过减少同步时钟信号的延迟来相对于数据信号来调整同步时钟信号 。 如果数据信号的转变发生在偏移同步时钟信号的脉冲之后，则可以延迟同步时钟信号。

公开(公告)号：WO2007015915A1

公开(公告)日：2007-02-08

申请号：PCT/US2006/028092

申请日：2006-07-19

Applicant: ATI TECHNOLOGIES, INC. ,  LEE, Edward ,  BOMDICA, Arvind ,  CHEN, Lin ,  GAUTHIER, Claude ,  HUYNH, Sam ,  NG, Hiok-Tiaq ,  LING, John ,  HO, Jennifer ,  M.K., Siji ,  YEE, Gin ,  MACRI, Joseph

Inventor： LEE, Edward ,  BOMDICA, Arvind ,  CHEN, Lin ,  GAUTHIER, Claude ,  HUYNH, Sam ,  NG, Hiok-Tiaq ,  LING, John ,  HO, Jennifer ,  M.K., Siji ,  YEE, Gin ,  MACRI, Joseph

IPC: H04L7/033

CPC classification number: H03L7/0814 ,  H03L7/07 ,  H03L7/0805 ,  H04L7/0004 ,  H04L7/0037 ,  H04L7/0337

Abstract: An IO method and system for bit-deskewing are described. Embodiment includes a computer system with multiple components that transfer data among them. In one embodiment, a system component receives a forward strobe signal and multiple data bit signals from a transmitting component. The receiving component includes a forward strobe clock recovery circuit configurable to align a forward strobe sampling clock so as to improve sampling accuracy. The receiving component further includes at least one data bit clock recovery circuit configurable to align a data bit sampling clock so as to improve sampling accuracy, and to receive a signal from the forward strobe clock recovery circuit that causes the data bit sampling clock to track the forward strobe sampling clock during system operation.

Abstract translation: 描述了用于位移校正的IO方法和系统。 实施例包括具有在其间传送数据的多个组件的计算机系统。 在一个实施例中，系统组件从发送组件接收正向选通信号和多个数据位信号。 接收组件包括可选择对准正向选通采样时钟的正向选通时钟恢复电路，以便提高采样精度。 接收组件还包括至少一个数据比特时钟恢复电路，可配置为对准数据比特采样时钟，以便提高采样精度，并接收来自正向选通时钟恢复电路的信号，使得数据比特采样时钟跟踪 系统运行期间的正向选通采样时钟。