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公开(公告)号：WO2021225290A1
公开(公告)日：2021-11-11
申请号：PCT/KR2021/004345
申请日：2021-04-07
Applicant: 삼성전자 주식회사
Abstract: 다양한 실시예에 따르면, 전자 장치는 인터포저를 포함할 수 있다. 인터포저는, 복수의 절연층들을 포함하고, 제1기판을 향하는 제1면, 제2기판을 향하는 제2면 및 상기 제1면과 상기 제2면 사이의 공간을 둘러싸는 측면을 포함하는 유전체 기판과, 상기 복수의 절연층들 중 상기 제1면에 가까운 제1절연층에 배치되는 복수의 제1도전성 패드들과, 상기 복수의 절연층들 중 상기 제2면에 가까운 제2절연층에 배치되는 복수의 제2도전성 패드들과, 상기 복수의 제1도전성 패드들을 상기 복수의 제2도전성 패드들과 전기적으로 연결하는 도전성 포스트들과, 상기 제1면에 적어도 일부 노출되고, 도전성 비아를 통해 상기 복수의 제1도전성 패드들과 전기적으로 연결되는 복수의 제1도전성 단자들 및 상기 제2면에 적어도 일부 노출되고, 도전성 비아를 통해 상기 복수의 제2도전성 패드들과 전기적으로 연결되는 복수의 제2도전성 단자들을 포함할 수 있다.
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公开(公告)号：WO2020153823A1
公开(公告)日：2020-07-30
申请号：PCT/KR2020/001233
申请日：2020-01-23
Applicant: 삼성전자 주식회사
Inventor： 홍은석
Abstract: 본 발명의 일 실시 예에 따르면, 전자 장치는, 제 1 방향으로 향하는 제 1 면과, 상기 제 1 방향과는 반대인 제 2 방향으로 향하는 제 2 면을 포함하는 제 1 인쇄 회로 기판과, 상기 제 1 방향으로 향하는 제 3 면 및 상기 제 2 방향으로 향하는 제 4 면을 포함하고, 적어도 하나의 제 1 안테나를 포함하는 제 2 인쇄 회로 기판과, 상기 제 1 인쇄 회로 기판 상에 형성된 적어도 하나의 연결 단자와 전기적으로 연결되고, 상기 적어도 하나의 제 1 안테나를 통해 제 1 주파수 대역의 신호를 송신 및/수신하는 제 1 무선 통신 회로, 및 상기 제 1 면 및 상기 제 4 면 사이에 배치되고, 상기 적어도 하나의 제 1 안테나와 상기 제 1 무선 통신 회로를 전기적으로 연결하는 도전성 접합 부재를 포함할 수 있다. 그 밖에 다양한 실시 예들을 포함할 수 있다.
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公开(公告)号：WO2022098212A1
公开(公告)日：2022-05-12
申请号：PCT/KR2021/016263
申请日：2021-11-09
Applicant: 삼성전자 주식회사
Abstract: 본 개시에 따른 일 실시 예에서는, 디스플레이, 제1 하우징, 상기 제1 하우징에 대하여 적어도 일부 중첩되고 이동 가능한 제2 하우징, 상기 제1 하우징의 내측에 형성되거나 배치되는 제1 도전성 영역, 상기 제2 하우징이 상기 제1 하우징에 대하여 이동할 때 상기 제1 도전성 영역과 적어도 부분적으로 중첩되도록 상기 제2 하우징의 내측에 형성되거나 배치되는 제2 도전성 영역, 상기 전자 장치의 전면을 통해 적어도 제1 영역이 상기 전자 장치의 외부에 노출되는 디스플레이, 상기 디스플레이의 상기 제1 영역에서 연장되는 제2 영역은 상기 전자 장치가 제1 상태에서 제2 상태로 전환될 때 상기 제1 하우징의 내부로부터 인출되어 상기 제1 영역과 함께 상기 전자 장치의 외부에 노출되고, 상기 전자 장치가 상기 제2 상태에서 상기 제1 상태로 전환될 때 상기 제1 하우징의 내부로 인입되며 및 상기 디스플레이와 작동적으로 연결된 적어도 하나의 프로세서를 포함하고, 상기 적어도 하나의 프로세서는 상기 제1 도전성 영역 및 상기 제2 도전성 영역의 중첩된 영역에 기반하여 캐패시턴스 값을 식별하고, 상기 식별된 캐패시턴스 값에 기반하여 상기 디스플레이의 외부로 노출된 영역을 판단하고, 상기 외부로 노출된 것으로 판단된 영역을 활성화 상태로 제어하고, 상기 외부로 노출된 것으로 판단된 영역을 제외한 나머지 영역을 비활성화 상태로 제어하는 전자 장치가 개시된다. 이 외에도 명세서를 통해 파악되는 다양한 실시 예가 가능하다.
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公开(公告)号：WO2022025403A1
公开(公告)日：2022-02-03
申请号：PCT/KR2021/006586
申请日：2021-05-27
Applicant: 삼성전자 주식회사
Abstract: 다양한 실시예들에 따른 전자 장치(electronic device)는 외부 장치와 통신을 수행하는 통신 회로; 및 상기 통신 회로와 작동적으로 연결된 프로세서를 포함할 수 있다. 상기 프로세서는, 적어도 하나의 파일을 메시징 어플리케이션을 이용하여 외부 전자 장치로 제공하도록 하는 사용자 명령을 수신하고, 상기 사용자 명령에 응답하여, 상기 메시징 어플리케이션을 이용하여 상기 적어도 하나의 파일을 상기 외부 전자 장치로 전송할 수 있는지 여부를 판단하며, 상기 메시징 어플리케이션을 이용하여 상기 적어도 하나의 파일을 상기 외부 전자 장치로 전송할 수 없는 것으로 판단되는 것에 응답하여, 상기 적어도 하나의 파일을 다운로드하기 위한 링크 정보를 생성하며, 상기 통신 회로를 통해서 상기 메시징 어플리케이션을 이용하여 상기 링크 정보를 상기 외부 전자 장치로 전송하고, 상기 링크 정보를 이용하여 접속 가능한 외부 서버로 상기 적어도 하나의 파일을 업로드하도록 하도록 구성될 수 있다.
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公开(公告)号：WO2020235889A1
公开(公告)日：2020-11-26
申请号：PCT/KR2020/006451
申请日：2020-05-15
Applicant: 삼성전자 주식회사
Abstract: 하우징, 상기 하우징의 전면에 놓이는 제1 플레이트, 상기 하우징의 후면에 놓이는 제2 플레이트, 및 상기 제1 플레이트와 상기 제2 플레이트 사이에 배치되는 안테나 모듈을 포함하고, 상기 안테나 모듈은, 제1 인쇄 회로 기판, 상기 제1 인쇄 회로 기판과 다른 재질을 가지며, 중첩 영역에서 상기 제1 인쇄 회로 기판의 일면에 적어도 일부가 결합되는 제2 인쇄 회로 기판, 상기 제1 인쇄 회로 기판에 포함되는 제1 도전 라인, 상기 제2 인쇄 회로 기판에 포함되는 제2 도전 라인, 상기 제2 인쇄 회로 기판에 배치되고, 상기 제2 도전 라인에 연결되는 제1 도전성 패턴, 상기 중첩 영역에서, 상기 제1 도전 라인과 상기 제2 도전 라인을 연결하는 제1 연결 부재, 및 상기 중첩 영역에서, 상기 제1 인쇄 회로 기판과 상기 제2 인쇄 회로 기판을 결합시키는 제2 연결 부재를 포함하는 전자 장치가 개시된다. 이 외에도 명세서를 통해 파악되는 다양한 실시 예가 가능하다.
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Patent Agency Ranking
公开(公告)号：WO2020036383A1
公开(公告)日：2020-02-20
申请号：PCT/KR2019/010124
申请日：2019-08-09
Applicant: 삼성전자 주식회사 , 주식회사 에스아이 플렉스
IPC: H04M1/02
Abstract: 본 문서에 개시된 다양한 실시예들은, 플렉서블 인쇄회로기판이 벤딩되어도 RF 배선의 임피던스가 변경되는 것이 방지되는, RF 시그널 전송용 배선이 형성된 플렉서블 접속 부재 및 그를 포함하는 전자 장치에 관한 것이다. 일 실시예에 따르면, 접속 부재에 있어서, 제 1 로직 배선을 포함하는 제 1 도전층; 상기 제 1 도전층에 접하며 본딩 시트층을 포함하는 제 2 도전층으로서, 상기 제 2 도전층은 상기 제 2 도전층의 일부에 형성된 제 2 로직 배선 및 상기 제 2 도전층의 다른 일부에 형성된 RF 배선을 포함하고, 상기 본딩 시트층은 상기 제 2 로직 배선 및 상기 RF 배선 상에 점착되는 제 2 도전층; 상기 제 1 도전층과 상기 제 2 도전층 사이에 형성된 제 1 절연층; 및 상기 제 1 도전층 및 상기 제 2 도전층의 일측에 형성되고 외부 모듈의 연결 핀과 전기적으로 연결될 수 있도록 설정된 핀들;을 포함하고, 상기 제 2 도전층은, 상기 제 2 도전층에 포함된 층들 간에 통전이 되도록, 상기 제 2 로직 배선 및 상기 RF 배선 사이에 형성된 적어도 하나의 비아(via)를 포함하는 접속 부재를 제공할 수 있다. 상기와 같은 플렉서블 접속 부재는 실시예에 따라 다양할 수 있으며, 이외에도 상기 다양한 실시예들에 따른 플렉서블 접속 부재를 포함하는 전자 장치를 제공할 수 있다.
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公开(公告)号：WO2023022415A1
公开(公告)日：2023-02-23
申请号：PCT/KR2022/011568
申请日：2022-08-04
Applicant: 삼성전자 주식회사
Inventor： 홍은석
Abstract: 예시적인 전자 장치가 개시된다. 상기 전자 장치는 하우징; 상기 하우징 내부에 배치되고 서로 제1 방향으로 마주보도록 배치되는 제1 기판 및 제2 기판; 상기 제1 기판과 상기 제2 기판 사이의 내부 공간을 둘러싸도록 연장되는 인터포저;를 포함함; 상기 제1 기판과 마주보도록 배치되고 제1 도전성 영역을 포함하는 제1 도전층; 상기 제2 기판과 마주보도록 배치되고 제2 도전성 영역을 포함하는 제2 도전층; 상기 제1 도전층과 상기 제2 도전층 사이에 배치되는 절연층; 상기 제1 도전층과 상기 제1 기판 사이에 배치되고 상기 제1 도전성 영역을 덮는 제1 절연 부분; 상기 제2 도전층과 상기 제2 기판 사이에 배치되고 상기 제2 도전성 영역을 덮는 제2 절연 부분; 상기 제1 도전층으로부터 상기 제2 도전층까지 상기 절연층의 제1 측면에 연장되는 제1 도금 영역; 상기 제1 도전층으로부터 상기 제2 도전층까지 상기 절연층의 제2 측면에 연장되는 제2 도금 영역;을 포함할 수 있다.
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公开(公告)号：WO2021246682A1
公开(公告)日：2021-12-09
申请号：PCT/KR2021/006125
申请日：2021-05-17
Applicant: 삼성전자 주식회사
Abstract: 본 발명의 다양한 실시예들은 고주파 대역의 신호를 전달하는 인쇄 회로 기판 및 그것을 포함하는 전자 장치에 관한 것으로, 고주파 대역의 신호를 전달하는 연성 회로 기판을 포함하고, 상기 연성 회로 기판은, 파워를 전송하는 파워 라인을 포함하는 제 1 멀티 레이어, 및 상기 제 1 멀티 레이어의 제 1 방향에 적층되고 상기 고주파 대역의 신호를 전달하는 제 1 신호 라인 및 제 2 신호라인을 포함하는 제 2 멀티 레이어를 포함하고, 상기 제 1 멀티 레이어는 상기 제 1 신호 라인 및 상기 제 2 신호라인과 중첩되는 적어도 일부분이 제거된 제 1 타발 영역을 포함하고, 상기 제 2 멀티 레이어는 상기 파워 라인과 중첩되는 적어도 일부분이 제거된 제 2 타발 영역을 포함하고, 상기 제 2 타발 영역의 적어도 일부와 상기 제 1 타발 영역은 서로 중첩됨으로써 상기 연성 회로 기판을 상기 제 1 방향으로 관통하는 슬릿을 형성할 수 있다.
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公开(公告)号：WO2020080902A1
公开(公告)日：2020-04-23
申请号：PCT/KR2019/013782
申请日：2019-10-18
Applicant: 삼성전자 주식회사
Inventor： 홍은석
Abstract: 본 발명의 다양한 실시 예에 따른 전자 장치는 제1 배선, 상기 제1 배선을 따라 상기 제1 배선의 일 측면에 형성된 제2 배선, 및 상기 제1 배선을 따라 상기 제1 배선의 다른 측면에 형성된 제3 배선을 포함하는 제1 레이어, 상기 제1 배선, 상기 제2 배선, 및 상기 제3 배선을 따라 형성되고, 상기 제2 배선 및 상기 제3 배선과 전기적으로 연결된 접지 면(ground plane)을 포함하는 제2 레이어, 및 상기 제 1 레이어와 상기 제 2 레이어 사이에 배치되고 제1 유전율을 가지는 절연층을 포함하는 회로 기판, 및 상기 제1 배선을 따라 상기 제1 유전율 보다 낮은 제2 유전율의 유전체가 채워질 수 있는 이격 공간을 갖도록 상기 제 1 레이어 위에 배치되고, 상기 전자 장치의 접지와 전기적으로 연결되는 도전성 부재를 포함할 수 있다.
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公开(公告)号：WO2015016615A1
公开(公告)日：2015-02-05
申请号：PCT/KR2014/007009
申请日：2014-07-30
Applicant: 삼성전자 주식회사
CPC classification number: G06F12/023 , G06F12/0888 , G06F13/1663 , G06F13/1694 , G06F13/18 , G06F2212/1016 , G06F2212/1044 , Y02D10/13 , Y02D10/14
Abstract: 본 발명은 프로세서 및 메모리에 관한 것이다. 더욱 상세하게는 여러 마스터 IP들(master IPs)이 접근 가능한 스위칭 가능한 온 칩 메모리(switchable on chip memory) 및 그 제어 방법에 관한 것으로, 본 발명의 일 실시예에 따른 온 칩 메모리의 메모리 제어 방법은, 각각의 마스터 IP(Intellectual Properties) 별 모드, 우선순위, 필요한 메모리의 공간 크기 및 다른 마스터 IP와의 상관관계 중 적어도 하나를 포함하는 메모리 할당 정보를 설정하는 단계; 및 상기 메모리 할당 정보를 이용하여 상기 각각의 마스터 IP 별 메모리를 할당하는 단계;를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 내장된(embedded) SoC 내의 다양한 마스터(master) IP들이 온 칩 버퍼와 온 칩 캐시의 장점을 모두 활용할 수 있다.
Abstract translation: 本发明涉及处理器和存储器。 更具体地，本发明涉及可通过各种主要知识产权（IP）访问的可切换片上存储器及其控制方法，并且根据本发明的一个实施例的用于控制片上存储器的方法可以 包括以下步骤：设置包括各个主IP的模式，优先级，所需存储器的空间大小以及与其他主IP的相关性中的至少一个的存储器分配信息; 以及通过使用存储器分配信息为各个主IP分配存储器。 根据本发明的一个实施例，嵌入式SoC内的各种主IP能够利用片上缓冲器和片上高速缓存的所有优点。
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