배터리 보호회로의 통합칩 배치구조
    1.
    发明申请
    배터리 보호회로의 통합칩 배치구조 审中-公开
    用于电池保护电路的集成芯片布置结构

    公开(公告)号:WO2011078447A1

    公开(公告)日:2011-06-30

    申请号:PCT/KR2010/003480

    申请日:2010-05-31

    Abstract: 본 발명은 배터리 보호회로의 통합칩 배치구조에 관한 것으로, 본 발명에 따른 배터리 보호회로의 통합칩 배치구조는, 도전성 재질의 제1 내지 제5의 연결단자들이 가장자리부위에 서로 이격되어 배치되고, 칩 적층을 위한 칩 영역과 상기 칩영역에 인접되어 제1도전성 영역 및 제2도전성 영역이 배치된 베이스 기판과; 상기 베이스 기판의 상기 칩 영역에 적층되며, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과; 상기 듀얼 FET칩의 상부면에 적층 배치되어, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 프로텍션(protection) IC를 내부에 구비하여 하나의 통합칩을 형성하는 배치구조를 가진다. 본 발명에 따르면, 사이즈를 줄일 수 있어 소형화에 유리하고, 파손의 위험이 적으며, 공정단순화가 가능하다.

    Abstract translation: 本发明涉及一种用于电池保护电路的集成芯片布置结构,其中根据本发明的用于电池保护电路的集成芯片布置结构是形成集成芯片的布置结构,包括:基底 包括由导电材料制成的第一至第五连接端子,并且在集成芯片的外围区域彼此分离,以及用于芯片堆叠的芯片区域,以及与芯片区域相邻设置的第一导电区域和第二导电区域; 堆叠在基板的芯片区域上的双FET芯片,并且包括具有公共漏极配置的内置的1FET和2FET; 以及堆叠在双FET芯片的顶表面上的保护IC,用于在电池放电期间检测过放电状态并且通过在检测到过放电状态时控制1FET来停止对电池的放电操作,以及 在电池充电期间检测过充电状态,并且在检测到过充电状态时通过控制2FET来停止对电池的充电操作。 根据本发明,电池的保护电路的尺寸可以减小以便小型化,几乎不易受损坏,并且可以通过简化的工艺制造。

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