公开(公告)号：WO2016133933A1

公开(公告)日：2016-08-25

申请号：PCT/US2016/018127

申请日：2016-02-16

申请人： ETOPUS TECHNOLOGY INC.

发明人： CHAN, Kai, Keung ,  KOU, Yu ,  CHEUNG, Tze, Yin ,  XU, Danfeng

IPC分类号： H03M13/03 ,  H03M13/41

CPC分类号： H03M13/3961 ,  H03M13/4107 ,  H03M13/4161 ,  H03M13/6508

摘要： A multi-mode viterbi decoder supporting different decoding modes. The viterbi decoder comprises circuitry to output one or more data symbol values. The circuitry sets the one or more data symbol values to a first quantity of unit intervals in a first decoding mode (e.g. PAM-4). The circuitry sets the one or more data symbol values to a second quantity of unit intervals in a second decoding mode (e.g. NRZ). The second quantity of unit intervals is greater than the first quantity of unit intervals. A branch metric circuit is adapted to, in the first decoding mode, generate a set of viterbi branch metrics based on the data symbol values for the first quantity of unit intervals. The branch metric circuit is adapted to, in the second decoding mode, generate the set of viterbi branch metrics based on the data symbol values for the second quantity of unit intervals.

摘要翻译： 支持不同解码模式的多模式维特比解码器。 维特比解码器包括输出一个或多个数据符号值的电路。 电路将第一解码模式（例如，PAM-4）中的一个或多个数据符号值设置为第一数量的单位间隔。 电路在第二解码模式（例如NRZ）中将一个或多个数据符号值设置为第二数量的单位间隔。 单位间隔的第二数量大于第一单位间隔数量。 分支度量电路适于在第一解码模式中，基于第一数量单位间隔的数据符号值生成一组维特比分支度量。 分支度量电路适于在第二解码模式中，基于第二数量单位间隔的数据符号值生成维特比分支量度集合。

公开(公告)号：WO2013053341A1

公开(公告)日：2013-04-18

申请号：PCT/DE2011/075251

申请日：2011-10-13

申请人： HYPERSTONE GMBH ,  SCHMIDBERGER, Franz ,  BAUMHOF, Christoph ,  MEHNERT, Axel ,  ALLERT, Steffen

发明人： SCHMIDBERGER, Franz ,  BAUMHOF, Christoph ,  MEHNERT, Axel ,  ALLERT, Steffen

IPC分类号： H03M13/15 ,  H03M13/37 ,  G06F11/10

CPC分类号： H03M13/152 ,  G06F11/1048 ,  H03M13/153 ,  H03M13/3707 ,  H03M13/6508 ,  H03M13/6561

摘要： Die Erfindung bezieht sich auf eine Vorrichtung und ein Verfahren zur Korrektur von Datenfehlern in einem Datenblock, dessen Ursprungsdaten mit einem solchen Sicherungssyndrom ergänzt sind, dass es eine Korrektur von maximal t Datenfehlern erbringt, wobei ein parallel arbeitender Schnellkorrektor (SK) zum Einsatz kommt, wobei der Schnellkorrektor (SK) nur für eine Korrektur von einer Untermenge t 1 der Menge der maximal t Datenfehler ausgelegt ist und dieser Schnellkorrektor (SK) einen Prüfverschlüssler (ENC2) umfasst, der einen ersten Prüfzustandsmerker P1 setzt, der im Falle einer vollständigen Korrektur eines bearbeiteten Datenblocks diesen ausgibt und anderenfalls einen seriell arbeitenden Nachkorrektor (NK) für maximal t Datenfehler aktiviert, dessen Ausgangssignal alternativ ausgegeben wird.

摘要翻译： 本发明涉及一种装置和用于在一个数据块，原来的数据被补充有使得它提供高达T个数据的错误，其中，一个并行操作速度校正器（SK）被使用的校正的熔丝综合征校正数据错误的方法，其特征在于 快速校正器（SK）只对最大t的数据误差的和这种快速校正器（SK）的量的子集T1的修正包括Prüfverschlüssler（ENC2），其设置第一PrüfzustandsmerkerP1，设计其中在处理后的数据块的一个完整的校正的情况下 这些输出，否则一个串联操作Nachkorrektor（NK），用于激活的最大t个错误数据的，输出信号被输出作为替代。

公开(公告)号：WO2012165424A1

公开(公告)日：2012-12-06

申请号：PCT/JP2012/063742

申请日：2012-05-29

申请人： KDDI株式会社 ,  松本 知子 ,  畑川 養幸 ,  北藪 透 ,  小西 聡

发明人： 松本　知子 ,  畑川　養幸 ,  北藪　透 ,  小西　聡

IPC分类号： H03M13/27 ,  H04J99/00 ,  H04L1/00

CPC分类号： H04W72/044 ,  H03M13/27 ,  H03M13/6508 ,  H04J15/00 ,  H04L1/0043 ,  H04L1/0071

摘要： 　インタリーブ装置は、所定の一のインタリーブパターンに従って入力データの各ビットを一斉に並べ替えるインタリーバと、インタリーブを行う対象である入力信号が入力される入力端子、前記インタリーバから出力された信号が入力される入力端子、前記入力信号に対してインタリーブを完了した結果である出力信号を出力する出力端子、及び前記インタリーバへ入力する信号を出力する出力端子を有し、前記入力端子と出力端子の間の接続を切り替えるスイッチと、複数のインタリーブパターンの各各に応じて前記インタリーバを１回または複数回繰り返し使用するように前記スイッチを制御する制御部とを備える。

摘要翻译： 交织装置包括：交织器，每个交织器根据预定的交织模式一次全部重排排列的输入数据; 输入具有要交织的输入信号的输入端子的开关，输入从交织器输出的信号的输入端子，输出从输入信号的交错完成输出的输出信号的输出端子 输出输入到交织器的信号的输出端子，切换输入端子和输出端子之间的连接; 以及控制单元，其控制所述交换机，使得交织器根据多个交织模式中的每一个被多次使用一次或重复使用。

公开(公告)号：WO2010125355A1

公开(公告)日：2010-11-04

申请号：PCT/GB2010/000867

申请日：2010-04-29

申请人： MIRICS SEMICONDUCTOR LIMITED ,  BUDIN, Dan ,  AYDINLIK, Mehmet

发明人： BUDIN, Dan ,  AYDINLIK, Mehmet

IPC分类号： H03M13/00 ,  H03M13/29

CPC分类号： H03M13/00 ,  H03M13/29 ,  H03M13/612 ,  H03M13/6337 ,  H03M13/6502 ,  H03M13/6508

摘要： Systems, methods, and an article of manufacture for performing serial concatenated decoding are shown and described. The decoding includes monitoring a measure of the number of corrections made to a plurality data blocks during outer decoding and determining whether applying sub-optimal inner decoding would reduce a computational load experienced by a processor performing the serial concatenated decoding when compared to the computation load experienced by the processor when optimal inner decoding is applied.

摘要翻译： 显示和描述了用于执行串行级联解码的系统，方法和制品。 解码包括在外部解码期间监视对多个数据块进行的校正次数的度量，并且确定当与经历的计算负载相比时，执行串行级联解码的处理器是否应用次优内部解码将减少计算负担 当处理器应用最优内部解码时。

公开(公告)号：WO2008029845A1

公开(公告)日：2008-03-13

申请号：PCT/JP2007/067309

申请日：2007-09-05

申请人： シャープ株式会社 ,  吉本 貴司 ,  山田 良太 ,  野上 智造

发明人： 吉本 貴司 ,  山田 良太 ,  野上 智造

IPC分类号： H04L1/00 ,  H04B1/707 ,  H04J11/00

CPC分类号： H04L1/0071 ,  H03M13/27 ,  H03M13/6508 ,  H04J13/0044 ,  H04L1/0001 ,  H04L1/0017 ,  H04L5/0021 ,  H04L5/0044 ,  H04L5/0053 ,  H04L25/0224 ,  H04L27/2647

摘要： 　本発明の送受信装置は、他の送受信装置の機能に関するカテゴリー情報を受信する受信部と、前記カテゴリー情報に基づき、インターリーブ方式を選択する選択部と、前記選択したインターリーブ方式により、前記他の送受信装置への送信信号にインターリーブを施すインターリーブ部とを具備する。これによって、無線通信システム内に複数のカテゴリーの受信装置が存在する場合においても、各受信装置の性能を最大限得ることができる。

摘要翻译： 发送/接收装置包括：接收单元，其接收与另一发送/接收装置的功能相关联的类别信息; 选择单元，其根据类别信息选择交织方法; 以及交织单元，用于通过所选择的交错方法将发送信号交织到另一发送/接收装置。 因此，即使在无线通信系统中存在多个类别的接收装置，也可以获得各个接收装置的最大性能。

公开(公告)号：WO2008016117A1

公开(公告)日：2008-02-07

申请号：PCT/JP2007/065195

申请日：2007-08-02

申请人： 三菱電機株式会社 ,  松本 渉 ,  阪井 塁 ,  吉田 英夫

发明人： 松本 渉 ,  阪井 塁 ,  吉田 英夫

IPC分类号： H03M13/19

CPC分类号： H03M13/1177 ,  H03M13/6508

摘要： 　巡回置換行列が行方向と列方向に配置されかつ当該巡回置換行列に特定の規則性を持たせた正則な擬似巡回行列を生成する擬似巡回行列生成ステップと、正則な擬似巡回行列を非正則にするための、複数の符号化率に対応可能なマスク行列を生成するマスク行列生成ステップと、特定の符号化率に対応するマスク行列を用いて、正則な擬似巡回行列内の特定の巡回置換行列を０行列に変換し、非正則なマスク化擬似巡回行列を生成するマスク化ステップと、マスク化擬似巡回行列と巡回置換行列を階段状に配置した行列とを所定位置に配置したＬＤＧＭ構造の非正則なパリティ検査行列を生成する検査行列生成ステップと、を含むこととした。

摘要翻译： 检查矩阵生成方法包括：伪循环矩阵生成步骤，用于生成规则的伪循环矩阵作为排列在行方向和列方向上的循环置换矩阵，并且在循环置换矩阵中具有特定的规则性; 掩模矩阵生成步骤，用于生成能够应对多个编码比率的掩模矩阵，以使所述规则伪循环矩阵成为不规则矩阵; 掩模步骤，用于通过使用与特定编码比对应的掩模矩阵将常规伪循环矩阵中的特定循环置换矩阵转换为0矩阵，以便生成不规则掩蔽伪循环矩阵; 以及检查矩阵生成步骤，用于生成通过布置掩蔽伪循环矩阵获得的LDGM结构的不规则奇偶校验矩阵和由逐步布置的预定位置的循环置换矩阵形成的矩阵。

公开(公告)号：WO2006063210A2

公开(公告)日：2006-06-15

申请号：PCT/US2005044573

申请日：2005-12-09

申请人： CONEXANT SYSTEMS INC

发明人： XUE TAO ,  SORBARA MASSIMO ,  SHI FUQIANG ,  LIN HO-MING

IPC分类号： H04L27/00

CPC分类号： H04L1/0009 ,  H03M13/2732 ,  H03M13/2789 ,  H03M13/6508 ,  H04L1/0006 ,  H04L1/0071

摘要： The present invention provides a method and apparatus for a new interleaver adaptation scheme that achieves "error free" and zero delay (interleaving - triangular) or near zero delay variation (interleaving - GCI), and with easier implementation but no additional memory required. The dummy insertion methods and systems embodiments of the invention provide an effective dummy byte insertion scheme for applications that require seamless on-line rate changes, e.g., SRA (seamless rate adaptation), DRR (dynamic rate repartitioning) and adaptive INP (impulse noise protection).

摘要翻译： 本发明提供了一种实现“无错误”和零延迟（交错 - 三角形）或接近零延迟变化（交错 - GCI）的新的交织器适配方案的方法和装置，并且具有更容易实现但不需要额外的存储器。 本发明的虚拟插入方法和系统实施例为需要无缝在线速率改变的应用提供有效的虚拟字节插入方案，例如SRA（无缝速率适配），DRR（动态速率重新分配）和自适应INP（脉冲噪声保护 ）。

公开(公告)号：WO2004034227A9

公开(公告)日：2004-06-10

申请号：PCT/US0332186

申请日：2003-10-10

申请人： QUICKSILVER TECH INC

发明人： BOX BRIAN ,  RUDOSKY JOHN M ,  SCHEUERMANN WALTER JAMES

IPC分类号： H03M7/40 ,  H03M13/00 ,  H03M13/09 ,  H03M13/27 ,  H03M13/29 ,  H03M13/39 ,  H03M13/41 ,  H03M13/45 ,  G06F

CPC分类号： H03M13/3922 ,  H03M7/40 ,  H03M13/00 ,  H03M13/09 ,  H03M13/15 ,  H03M13/2792 ,  H03M13/2957 ,  H03M13/3905 ,  H03M13/4107 ,  H03M13/4161 ,  H03M13/6508 ,  H03M13/6511 ,  H03M13/6513 ,  H03M13/6516 ,  H03M13/6519 ,  H03M13/6569

摘要： A reconfigurable bit-manipulation node is disclosed. The node includes an execution unit configured to perform a number of bit-oriented functions and a control unit configured to control the execution unit to allow one of the bit-oriented functions to be performed. The execution unit includes a number of elements interconnected with one another to allow the bit-oriented functions to be performed. The elements includes a programmable butterfly unit, a number of non-programmable butterfly units, a number of data path elements, a look-up-table memory and a reorder memory. The execution unit is capable of engaging in one of a number of operating modes to perform the bit-oriented functions. The operating modes include a programmable mode and a number of fixed operating modes including Viterbi decoding, turbo decoding and variable length encoding and decoding. The data path elements include a programmable shifter and a programmable combiner. The programmable shifter is programmable on a cycle-by-cycle basis and configured to perform an exclusive-or function on multiple shifted versions of its inputs. The programmable shifter is further programmable to implement a parallel linear feedback shift register which may be maskable. The programmable combiner is configured to perform packing on an input having variable input lengths to generate an output word having variable output lengths. The programmable combiner is further configured to perform bit interlacing and bit puncturing. Packing, bit interlacing and bit puncturing can be performed concurrently.

摘要翻译： 公开了可重新配置的位操作节点。 节点包括被配置为执行多个位向功能的执行单元和被配置为控制执行单元以允许执行面向位功能之一的控制单元。 执行单元包括彼此互连以允许执行面向位的功能的多个元件。 这些元件包括可编程蝶形单元，多个不可编程蝴蝶单元，多个数据路径元件，查找表存储器和重排序存储器。 执行单元能够参与多种操作模式之一来执行面向位的功能。 操作模式包括可编程模式和多种固定操作模式，包括维特比解码，turbo解码和可变长度编码和解码。 数据路径元件包括可编程移位器和可编程组合器。 可编程移位器可以逐个周期地编程，并且被配置为对其输入的多个移位版本执行排他或功能。 可编程移位器进一步可编程以实现可以被屏蔽的并行线性反馈移位寄存器。 可编程组合器被配置为在具有可变输入长度的输入上执行打包以生成具有可变输出长度的输出字。 可编程组合器还被配置为执行位隔行和位穿孔。 可以同时进行包装，位交织和位穿孔。

公开(公告)号：WO02007327A1

公开(公告)日：2002-01-24

申请号：PCT/EP2001/007890

申请日：2001-07-09

IPC分类号： H03M13/35 ,  H04L1/00 ,  H04N19/102 ,  H04N19/159 ,  H04N19/172 ,  H04N19/18 ,  H04N19/61 ,  H04N19/66 ,  H04N19/67 ,  H04N19/89

CPC分类号： H03M13/356 ,  H03M13/6318 ,  H03M13/6508 ,  H04N19/102 ,  H04N19/159 ,  H04N19/172 ,  H04N19/18 ,  H04N19/61 ,  H04N19/66 ,  H04N19/67 ,  H04N19/89

摘要： Coding a data stream is provided, wherein the data stream comprises at least one packet having a given packet length and respective partitions of the at least one packet are coded with different error protection rates, the respective lengths of the respective partitions being determined by respective predetermined percentages of the packet length or a fraction of the packet length.

摘要翻译： 提供对数据流的编码，其中所述数据流包括具有给定分组长度的至少一个分组，并且所述至少一个分组的相应分区以不同的错误保护率被编码，各个分区的相应长度由相应的预定 分组长度的百分比或分组长度的一小部分。

公开(公告)号：WO02007324A1

公开(公告)日：2002-01-24

申请号：PCT/FR2001/002243

申请日：2001-07-11

IPC分类号： H03M13/15 ,  H03M13/27 ,  H04L1/00

CPC分类号： H03M13/6508 ,  H03M13/2732 ,  H03M13/2782

摘要： The invention concerns a digital data transmitting/receiving device capable of processing different rates selected from a group of predetermined rates. It comprises a coding/decoding stage including interleaving means (MET) and deinterleaving means (MDET) comprising a storage (MM) whereof the minimum size is fixed in accordance with the maximum rate of said group, and having a first memory workspace (ESM1) allocated to the interleaving means and second memory workspace (ESM2) allocated to deinterleaving means. The size of each of said two memory workspaces are parameter-adaptive according to the rate being actually processed by the device.

摘要翻译： 本发明涉及能够处理从一组预定速率中选择的不同速率的数字数据发送/接收装置。 它包括编码/解码级，包括交织装置（MET）和解交织装置（MDET），该解交织装置包括根据所述组的最大速率固定最小尺寸的存储器（MM），并具有第一存储器工作空间（ESM1） 分配给分配给解交织装置的交织装置和第二存储器工作空间（ESM2）。 所述两个存储器工作空间中的每一个的大小根据设备实际处理的速率是参数自适应的。