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    METHOD AND APPARATUS FOR GUEST RETURN ADDRESS STACK EMULATION SUPPORTING SPECULATION
    1.
    发明申请
    METHOD AND APPARATUS FOR GUEST RETURN ADDRESS STACK EMULATION SUPPORTING SPECULATION 审中-公开
    用于返回地址堆栈模拟支持参数的方法和装置

    公开(公告)号：WO2014151691A1

    公开(公告)日：2014-09-25

    申请号：PCT/US2014/026252

    申请日：2014-03-13

    Applicant: SOFT MACHINES, INC. ,  ABDALLAH, Mohammad

    Inventor： ABDALLAH, Mohammad

    IPC: G06F9/42 ,  G06F9/455 ,  G06F9/38

    CPC classification number: G06F9/3806 ,  G06F9/3017

    Abstract: A microprocessor implemented method for maintaining a guest return address stack in an out-of- order microprocessor pipeline is disclosed. The method comprises mapping a plurality of instructions in a guest address space into a corresponding plurality of instructions in a native address space. For each function call instruction in the native address space fetched during execution, the method also comprises performing the following: (a) pushing a current entry into a guest return address stack (GRAS) responsive to a function call, wherein the GRAS is maintained at the fetch stage of the pipeline, and wherein the current entry comprises information regarding both a guest target return address and a corresponding native target return address associated with the function call; (b) popping the current entry from the GRAS in response to processing a return instruction; and (c) fetching instructions from the native target return address in the current entry after the popping from the GRAS.

    Abstract translation: 公开了一种用于在无序微处理器管线中维护客户返回地址堆栈的微处理器实现的方法。 该方法包括将访客地址空间中的多个指令映射到本机地址空间中的对应的多个指令中。 对于在执行期间获取的本地地址空间中的每个功能调用指令，该方法还包括执行以下操作：（a）响应于函数调用将当前条目推送到客户返回地址堆栈（GRAS），其中GRAS保持在 所述流水线的获取阶段，并且其中当前条目包括关于访客目标返回地址和与所述功能调用相关联的对应本地目标返回地址两者的信息; （b）响应处理退货指示，从GRAS弹出当前条目; 和（c）从GRAS弹出后从当前条目中的本地目标返回地址获取指令。

    RUNTIME MACHINE SUPPORTED METHOD LEVEL CACHING
    2.
    发明申请
    RUNTIME MACHINE SUPPORTED METHOD LEVEL CACHING 审中-公开
    运行机器支持的方法级别缓存

    公开(公告)号：WO2009003797A1

    公开(公告)日：2009-01-08

    申请号：PCT/EP2008/057202

    申请日：2008-06-10

    Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM UNITED KINGDOM LIMITED ,  PETERSON, Robert, Ross

    Inventor： PETERSON, Robert, Ross

    IPC: G06F9/42

    CPC classification number: G06F9/449

    Abstract: A computer system includes a disk space comprising at least one type of memory and an operating system for controlling allocations and access to the disk space. A runtime machine runs applications through at least one of the operating system or directly on at least one processor of the computer system. In addition, the runtime machine manages a selected runtime disk space allocated to the runtime machine by the operating system and manages a separate method cache within the selected virtual disk space. The virtual machine controls caching within the method cache of a separate result of at least one method of the application marked as cache capable. For a next instance of the method detected by the runtime machine, the runtime machine accesses the cached separate result of the method in lieu of executing the method again.

    Abstract translation: 计算机系统包括包括至少一种类型的存储器的磁盘空间和用于控制对磁盘空间的分配和访问的操作系统。 运行时机器通过至少一个操作系统或直接在计算机系统的至少一个处理器上运行应用程序。 此外，运行时机器管理由操作系统分配给运行时机器的所选运行时磁盘空间，并管理所选择的虚拟磁盘空间内的单独的方法高速缓存。 虚拟机控制方法缓存中的缓存，该缓存具有被标记为高速缓存的至少一个应用方法的单独结果。 对于由运行时机器检测到的方法的下一个实例，运行时机器访问该方法的缓存的单独结果代替再次执行该方法。

    IMPLEMENTATION OF MULTI-TASKING ON A DIGITAL SIGNAL PROCESSOR
    3.
    发明申请
    IMPLEMENTATION OF MULTI-TASKING ON A DIGITAL SIGNAL PROCESSOR 审中-公开
    数字信号处理器上多任务的实现

    公开(公告)号：WO2006111881A3

    公开(公告)日：2007-01-04

    申请号：PCT/IB2006051075

    申请日：2006-04-07

    Applicant: KONINKL PHILIPS ELECTRONICS NV ,  HENRIKSSON TOMAS

    Inventor： HENRIKSSON TOMAS

    IPC: G06F9/42 ,  G06F9/46

    CPC classification number: G06F9/4856 ,  G06F9/30058 ,  G06F9/3851 ,  G06F9/4426 ,  G06F9/4843 ,  G06F15/82

    Abstract: The present invention relates to the implementation for implementing multi-tasking on a digital signal processor. For that purpose blocking functions are arranged such that they do not make use of a processor's hardware stack. Respective function calls are replaced with a piece of inline assembly code, which in stead performs a branch to the correct routine for carrying out said function. If a blocking condition of the blocking function is encountered, a task switch can be done to resume another task. Whilst the hardware stack is not used when a task switch might have to occur, mixed-up contents of the hardware stack among function calls performed by different tasks are avoided.

    Abstract translation: 本发明涉及在数字信号处理器上实现多任务的实现。 为了这个目的，封锁功能被布置成使得它们不使用处理器的硬件堆栈。 相应的函数调用被一段内联汇编代码所取代，代替执行分支到用于执行所述函数的正确例程。 如果遇到阻塞功能的阻塞条件，则可以完成任务切换以恢复其他任务。 虽然可能需要发生任务切换时不使用硬件堆栈，但是避免了由不同任务执行的功能调用中硬件堆栈的混合内容。

    METHOD AND APPARATUS FOR MANAGING A RETURN STACK
    4.
    发明申请
    METHOD AND APPARATUS FOR MANAGING A RETURN STACK 审中-公开
    管理回收堆栈的方法和装置

    公开(公告)号：WO2006089188A3

    公开(公告)日：2007-01-04

    申请号：PCT/US2006005775

    申请日：2006-02-17

    Applicant: QUALCOMM INC ,  SMITH RODNEY WAYNE ,  BRIDGES JEFFREY TODD ,  DIEFFENDERFER JAMES NORRIS ,  SARTORIUS THOMAS ANDREW

    Inventor： SMITH RODNEY WAYNE ,  BRIDGES JEFFREY TODD ,  DIEFFENDERFER JAMES NORRIS ,  SARTORIUS THOMAS ANDREW

    IPC: G06F9/38 ,  G06F9/42

    CPC classification number: G06F9/3806 ,  G06F9/30054 ,  G06F9/4426

    Abstract: A processor includes a return stack circuit used for predicting procedure return addresses for instruction pre-fetching, wherein a return stack controller determines the number of return levels associated with a given return instruction, and pops that number of return addresses from the return stack. Popping multiple return addresses from the return stack permits the processor to pre-fetch the return address of the original calling procedure in a chain of successive procedure calls. In one embodiment, the return stack controller reads the number of return levels from a value embedded in the return instruction. A complementary compiler calculates the return level values for given return instructions and embeds those values in them at compile-time. In another embodiment, the return stack circuit dynamically tracks the number of return levels by counting the procedure calls (branches) in a chain of successive procedure calls.

    Abstract translation: 处理器包括用于预测用于指令预取的过程返回地址的返回堆栈电路，其中返回堆栈控制器确定与给定返回指令相关联的返回水平的数量，并且从返回堆栈中弹出该返回地址的数量。 从返回堆栈弹出多个返回地址允许处理器在连续的过程调用链中预取原始调用过程的返回地址。 在一个实施例中，返回堆栈控制器从嵌入在返回指令中的值读取返回电平的数量。 补充编译器计算给定返回指令的返回值，并在编译时将这些值嵌入到它们中。 在另一个实施例中，返回栈电路通过对连续过程调用链中的过程调用（分支）进行计数来动态地跟踪返回电平的数量。

    PROCEDE D’EVALUATION DE COMPATIBILITE D’UNE APPLICATION ET D’UNE PLATEFORME DE TYPE JAVA
    6.
    发明申请
    PROCEDE D’EVALUATION DE COMPATIBILITE D’UNE APPLICATION ET D’UNE PLATEFORME DE TYPE JAVA 审中-公开
    评估JAVA应用程序和JAVA平台兼容性的方法

    公开(公告)号：WO2005111795A1

    公开(公告)日：2005-11-24

    申请号：PCT/FR2004/000914

    申请日：2004-04-14

    Applicant: FRANCE TELECOM ,  ALVARADO, Cuihtlauac ,  YERRO, Yannick

    Inventor： ALVARADO, Cuihtlauac ,  YERRO, Yannick

    IPC: G06F9/42

    CPC classification number: G06F8/73 ,  G06F9/449

    Abstract: L'invention concerne un procédé d'analyse de compatibilité entre une application Java (50) et au moins une plateforme Java (P, 20, 30, 40) comprenant l'étape consistant à identifier au moins une classe susceptible de contenir une méthode appelée par ladite application Java (50), dans lequel procédé on identifie une telle classe à l'aide d'une base de données (10) représentant au moins les classes de la plateforme (20, 30, 40) considérée, caractérisé en ce qu'on identifie par une étape de dévirtualisation appliquée sur les classes de cette base de données (10) au moins une classe susceptible de délivrer une méthode effective correspondant à la méthode appelée, le procédé consistant en outre à identifier dans la base de données une ou des plateformes portant ladite méthode effective susceptible d'être délivrée par cette classe.

    Abstract translation: 本发明涉及一种用于分析Java应用程序（50）和至少一个Java平台（P，20,30,40）的兼容性的方法，其包括识别至少一个类的步骤，所述至少一个类可以包含由 所述Java应用程序（50），其中通过数据库（10）识别这样的类别，至少代表考虑到的那些平台类别（20,30,40），其特征在于识别至少一个类别 提供对应于通过应用于所述数据库（10）的类别的半虚拟化步骤来执行所调用的方法的有效方法。 该方法还包括在支持所述类可以提供的所述有效方法的一个或多个平台的数据库中的识别。

    MULTILEVEL HIERARCHICAL CIRCUIT
    8.
    发明申请
    MULTILEVEL HIERARCHICAL CIRCUIT 审中-公开
    多层次分层电路

    公开(公告)号：WO2004031981A3

    公开(公告)日：2005-02-03

    申请号：PCT/IB0304120

    申请日：2003-09-18

    Applicant: KONINKL PHILIPS ELECTRONICS NV ,  DURANTON MARC ,  PASQUIER LAURENT ,  RIVIERRE VALERIE ,  ZHAO QIN

    Inventor： DURANTON MARC ,  PASQUIER LAURENT ,  RIVIERRE VALERIE ,  ZHAO QIN

    IPC: G06F9/40 ,  G06F9/42 ,  G06F9/38 ,  G06F15/78

    CPC classification number: G06F9/4425 ,  G06F9/4426

    Abstract: The invention relates to a circuit comprising a first processing unit (111) for carrying out a program that includes subroutine calls, and a second processing unit (112) for performing subroutine calls. The circuit comprises a first controller (101) for controlling the first processing unit and a second controller (102) for controlling the second processing unit. The first controller sends instructions to the second controller to trigger the subroutine call.

    Abstract translation: 本发明涉及包括用于执行包括子程序调用的程序的第一处理单元（111）和用于执行子程序调用的第二处理单元（112）的电路。 该电路包括用于控制第一处理单元的第一控制器（101）和用于控制第二处理单元的第二控制器（102）。 第一控制器向第二控制器发送指令以触发子程序调用。

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